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高等院校信息技術(shù)規(guī)劃教材數(shù)字邏輯基礎(chǔ)與VERILOG硬件描述語言/賈熹濱

高等院校信息技術(shù)規(guī)劃教材數(shù)字邏輯基礎(chǔ)與VERILOG硬件描述語言/賈熹濱

出版社：清華大學(xué)出版社出版時(shí)間：2011-04-01
開本： 其他 頁數(shù)： 289
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高等院校信息技術(shù)規(guī)劃教材數(shù)字邏輯基礎(chǔ)與VERILOG硬件描述語言/賈熹濱 版權(quán)信息

高等院校信息技術(shù)規(guī)劃教材數(shù)字邏輯基礎(chǔ)與VERILOG硬件描述語言/賈熹濱 內(nèi)容簡(jiǎn)介

《高等院校信息技術(shù)規(guī)劃教材：數(shù)字邏輯基礎(chǔ)與Verilog硬件描述語言》在介紹數(shù)字邏輯基本概念和知識(shí)基礎(chǔ)上，系統(tǒng)介紹邏輯電路的分析和設(shè)計(jì)方法，特別結(jié)合現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)的發(fā)展，介紹基于硬件描述語言Verilog HDL的邏輯電路建模方法，并給出了所舉實(shí)例代碼及仿真結(jié)果。     全書內(nèi)容分為3部分：-3章介紹數(shù)字邏輯的理論基礎(chǔ)，包括數(shù)制、碼制、邏輯代數(shù)基礎(chǔ)以及硬件描述語言基礎(chǔ)等：第4章介紹組合電路的分析方法、常用邏輯功能電路的Verrlog HDL建模方法以及典型功能模塊的應(yīng)用；第5-8章在分析鎖存器／觸發(fā)器工作原理和邏輯特性基礎(chǔ)上，介紹同步時(shí)序電路的分析方法，分別討論了典型和一般同步時(shí)序電路的Verilog HDL建模方法，并介紹了典型同步時(shí)序模塊的應(yīng)用方法。     《高等院校信息技術(shù)規(guī)劃教材：數(shù)字邏輯基礎(chǔ)與Verilog硬件描述語言》可作為計(jì)算機(jī)、物聯(lián)網(wǎng)、自動(dòng)控制、電子信息等專業(yè)的本科生教材，也可作為數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)技術(shù)人員學(xué)習(xí)Verilog HDL建模方法的參考書。

高等院校信息技術(shù)規(guī)劃教材數(shù)字邏輯基礎(chǔ)與VERILOG硬件描述語言/賈熹濱 目錄

第1章 信息表示
1．1 數(shù)制
1．1．1 基本概念
1．1．2 常用數(shù)制的表示
1．2 不同數(shù)制間的轉(zhuǎn)換
1．2．1 其他進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)
1．2．2 十進(jìn)制數(shù)轉(zhuǎn)換為其他進(jìn)制數(shù)
1．2．3 二、八、十六進(jìn)制數(shù)間的轉(zhuǎn)換
1．3 帶符號(hào)二進(jìn)制數(shù)的表示
1．3．1 真值與機(jī)器數(shù)
1．3．2 定點(diǎn)數(shù)與浮點(diǎn)數(shù)
1．3．3 原碼
1．3．4 反碼
1．3．5 補(bǔ)碼
1．3．6 真值、原碼、反碼、補(bǔ)碼之間的關(guān)系
1．4 編碼
1．4．1 數(shù)值數(shù)據(jù)編碼
1．4．2 非數(shù)值數(shù)據(jù)編碼
本章小結(jié)
思考題1
習(xí)題1

第2章 邏輯代數(shù)基礎(chǔ)
2．1 概述
2．2 邏輯代數(shù)中的基本概念
2．3 邏輯代數(shù)的基本運(yùn)算
2．3．1 與運(yùn)算
2．3．2 或運(yùn)算
2．3．3 非運(yùn)算
2．4 邏輯代數(shù)的基本定理及規(guī)則
2．4．1 邏輯代數(shù)的基本公理
2．4．2 邏輯代數(shù)的基本定理
2．4．3 邏輯代數(shù)的3個(gè)基本規(guī)則
2．5 邏輯函數(shù)的性質(zhì)
2．5．1 復(fù)合邏輯
2．5．2 邏輯函數(shù)的基本表達(dá)式
2．5．3 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式
2．6 邏輯函數(shù)的化簡(jiǎn)
2．6．1 邏輯函數(shù)的代數(shù)化簡(jiǎn)法
2．6．2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
2．6．3 具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)
本章小結(jié)
思考題2
習(xí)題2

第3章 硬件描述語言（Verilog HDL）基礎(chǔ)
3．1 概述
3．1．1 發(fā)展歷程
3．1．2 Verilog HDL的特點(diǎn)
3．1．3 Verilog HDL模塊化設(shè)計(jì)理念
3．2 Verilog HDL基礎(chǔ)知識(shí)
3．2．1 Verilog HDL模塊結(jié)構(gòu)
3．2．2 Verilog HDL中的詞法表示
3．2．3 Verilog HDL的數(shù)據(jù)類型
3．2．4 Verilog HDL的運(yùn)算符
3．3 Verilog HDL模塊的3種建模方式
3．3．1 Verilog HDL模塊的結(jié)構(gòu)描述方式
3．3．2 Vetilog HDL模塊的數(shù)據(jù)流描述方式
3．3．3 Vetilog HDL模塊的行為描述方式
本章小結(jié)
思考題3
習(xí)題3

第4章 組合電路的邏輯分析與設(shè)計(jì)
4．1 概述
4．2 組合電路的邏輯分析
4．3 組合電路的設(shè)計(jì)
4．4 典型組合邏輯電路
4．4．1 編碼器
4．4．2 譯碼器
4．4．3 數(shù)據(jù)分配器
4．4．4 數(shù)據(jù)選擇器
4．4．5 三態(tài)緩沖器
4．4．6 數(shù)值比較電路
4．4．7 加法器
4．4．8 奇偶校驗(yàn)電路
4．5 組合電路中的競(jìng)爭(zhēng)與險(xiǎn)象
4．5．1 競(jìng)爭(zhēng)與險(xiǎn)象
4．5．2 險(xiǎn)象的分類
4．5．3 邏輯險(xiǎn)象的判斷
4．5．4 邏輯險(xiǎn)象的消除
本章小結(jié)
思考題4
習(xí)題4

第5章 鎖存器與觸發(fā)器
5．1 概述
5．2 基本R-S鎖存器
5．3 D鎖存器及D觸發(fā)器
5．3．1 D鎖存器
5．3．2 正邊沿D觸發(fā)器
5．3．3 D觸發(fā)器的Verilog HDL模型
5．4 J-K鎖存器及觸發(fā)器
5．4．1 J-K鎖存器
5．4．2 負(fù)邊沿J-K觸發(fā)器
5．4．3 J-K觸發(fā)器的Verilog HDL模型
5．5 T觸發(fā)器和T'觸發(fā)器
5．6 鎖存器和觸發(fā)器的區(qū)別
5．7 不同類型觸發(fā)器之間的轉(zhuǎn)換
本章小結(jié)
思考題5
習(xí)題5

第6章 時(shí)序電路概要和同步時(shí)序電路分析
6．1 概述
6．1．1 時(shí)序電路的基本結(jié)構(gòu)
6．1．2 時(shí)序電路的邏輯函數(shù)表達(dá)式
6．1．3 時(shí)序電路的分類
6．1．4 時(shí)序電路的描述方法
6．2 同步時(shí)序電路的分析方法與步驟
6．3 同步時(shí)序電路分析舉例
6．4 同步時(shí)序電路中的“掛起”現(xiàn)象
本章小結(jié)
思考題6
習(xí)題6

第7章 典型同步時(shí)序電路的設(shè)計(jì)與應(yīng)用
7．1 概述
7．2 計(jì)數(shù)器
7．2．1 基于觸發(fā)器的二進(jìn)制同步計(jì)數(shù)器設(shè)計(jì)
7．2．2 同步二進(jìn)制計(jì)數(shù)器的Verilog HDL描述
7．2．3 多種編碼十進(jìn)制計(jì)數(shù)器的Verilog HDL參數(shù)化設(shè)計(jì)模型
7．2．4 多功能4位二進(jìn)制加法計(jì)數(shù)器模塊及應(yīng)用電路分析
7．2．5 任意模數(shù)加1計(jì)數(shù)器的Verilog HDL參數(shù)化設(shè)計(jì)模型
7．3 寄存器及其Verilog HDL模型
7．4 移位寄存器
7．4．1 串入-串出結(jié)構(gòu)的移位寄存器
7．4．2 串入-并出結(jié)構(gòu)的移位寄存器
7．4．3 并人-串出結(jié)構(gòu)的移位寄存器
7．4．4 多功能移位寄存器
7．5 移位寄存器型計(jì)數(shù)器
7．5．1 環(huán)形計(jì)數(shù)器
7．5．2 扭環(huán)形計(jì)數(shù)器
7．5．3 *大長(zhǎng)度移位型計(jì)數(shù)器
7．6 節(jié)拍分配器
7．7 序列信號(hào)發(fā)生器
本章小結(jié)
思考題7
習(xí)題7
……

第8章 一般同步時(shí)序電路的設(shè)計(jì)

附錄A 基于Quartus環(huán)境和Verilog HDL的電路設(shè)計(jì)與仿真實(shí)例
參考文獻(xiàn)
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