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CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材)

CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材)

作者：楊全勝
出版社：清華大學(xué)出版社出版時(shí)間：2020-01-01
開本： 16開 頁(yè)數(shù)： 340
本類榜單：教材銷量榜
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CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材) 版權(quán)信息

CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材) 本書特色

本書以設(shè)計(jì)能運(yùn)行31條MIPS指令的單周期和多周期Minisys-1 CPU為*終目標(biāo)，力求做到課程實(shí)踐的貫通性，將與CPU設(shè)計(jì)相關(guān)的“數(shù)字邏輯電路實(shí)驗(yàn)”、“計(jì)算機(jī)組成原理實(shí)驗(yàn)”和“計(jì)算機(jī)組成課程設(shè)計(jì)”三門實(shí)踐課的內(nèi)容打通，做到自底向上，層層遞進(jìn)，逐步完善。

CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材) 內(nèi)容簡(jiǎn)介

本書以設(shè)計(jì)能運(yùn)行31條MIPS指令的單周期和多周期Minisys-1 CPU為*終目標(biāo)，力求做到課程實(shí)踐的貫通性，將與CPU設(shè)計(jì)相關(guān)的“數(shù)字邏輯電路實(shí)驗(yàn)”、“計(jì)算機(jī)組成原理實(shí)驗(yàn)”和“計(jì)算機(jī)組成課程設(shè)計(jì)”三門實(shí)踐課的內(nèi)容打通，做到自底向上，層層遞進(jìn)，逐步完善。本書可作為高等院校計(jì)算機(jī)專業(yè)“數(shù)字邏輯電路實(shí)驗(yàn)”、“計(jì)算機(jī)組成原理實(shí)驗(yàn)”和“計(jì)算機(jī)組成課程設(shè)計(jì)”三門實(shí)踐課的教材，對(duì)工程技術(shù)人員也具有參考價(jià)值。

CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材) 目錄

目錄
第1章概述
1.1計(jì)算機(jī)系統(tǒng)概述
1.1.1計(jì)算機(jī)系統(tǒng)層次
1.1.2計(jì)算機(jī)硬件的基礎(chǔ)部件
1.1.3計(jì)算機(jī)系統(tǒng)組成
1.1.4計(jì)算機(jī)存儲(chǔ)結(jié)構(gòu)類型
1.1.5計(jì)算機(jī)指令集類型
1.1.6單周期、多周期和流水線處理器
1.1.7思考與拓展
1.2EDA工具及其運(yùn)用
1.2.1EDA工具的分類
1.2.2EDA技術(shù)的運(yùn)用
1.2.3思考與拓展
第2章Minisys實(shí)驗(yàn)板介紹
2.1Minisys實(shí)驗(yàn)板概述
2.1.1主芯片XC7A100T關(guān)鍵資源
2.1.2Minisys實(shí)驗(yàn)板資源
2.2Minisys板上存儲(chǔ)器
2.2.1DDR3 SDRAM
2.2.2SRAM
2.2.3Flash Memory
2.3時(shí)鐘
2.4基本I/O設(shè)備
2.4.1撥碼開關(guān)與LED燈
2.4.2按鍵開關(guān)
2.4.34×4矩陣鍵盤
2.4.47段數(shù)碼管
2.4.5VGA模塊
2.4.6蜂鳴器
2.4.7麥克風(fēng)
2.4.8思考與拓展
第3章Verilog HDL語言基礎(chǔ)
3.1Verilog HDL設(shè)計(jì)初步
3.1.1Verilog HDL設(shè)計(jì)流程簡(jiǎn)介
3.1.2Verilog HDL語言與C語言的比較
3.1.3基本的Verilog HDL模塊
3.2Verilog HDL語言要素
3.2.1詞法
3.2.2數(shù)據(jù)類型
3.2.3寄存器和存儲(chǔ)器
3.3Verilog HDL的描述風(fēng)格
3.3.1結(jié)構(gòu)描述方式
3.3.2數(shù)據(jù)流描述方式
3.3.3行為描述方式
3.4Verilog HDL的行為語句
3.4.1結(jié)構(gòu)說明語句
3.4.2塊語句
3.4.3賦值語句
3.4.4條件分支語句
3.4.5循環(huán)控制語句
3.4.6編譯預(yù)處理語句
3.4.7思考與拓展
3.5有限狀態(tài)機(jī)
3.5.1有限狀態(tài)機(jī)的基本概念
3.5.2用Verilog HDL語言設(shè)計(jì)有限狀態(tài)機(jī)
第4章數(shù)字邏輯電路實(shí)驗(yàn)
4.1Vivado工具與Verilog HDL語言的使用
4.1.1撥碼開關(guān)與LED燈——熟悉Vivado和實(shí)驗(yàn)臺(tái)
4.1.2可配置輸入端口數(shù)和數(shù)據(jù)寬度的“與門”IP核設(shè)計(jì)
4.1.3多種基本門電路的IP核設(shè)計(jì)
4.1.474系列基本邏輯門電路芯片的設(shè)計(jì)
4.2多路選擇器的設(shè)計(jì)與IP核封裝
4.2.11位2選1多路選擇器——使用IP核
4.2.2可配置輸入端口數(shù)和數(shù)據(jù)位寬的多選1多路選擇器——IP核設(shè)計(jì)
4.2.38選1多路選擇器74151芯片的設(shè)計(jì)
4.2.432位多路選擇器的設(shè)計(jì)
4.3譯碼器、比較器和編碼器的設(shè)計(jì)
4.3.174138譯碼器的設(shè)計(jì)
4.3.274682比較器的設(shè)計(jì)
4.3.3優(yōu)先編碼器的設(shè)計(jì)
4.4加法器的設(shè)計(jì)
4.5鎖存器和觸發(fā)器的設(shè)計(jì)
4.5.1同步RS觸發(fā)器設(shè)計(jì)
4.5.2異步清零和置1的D觸發(fā)器設(shè)計(jì)
4.6寄存器文件的設(shè)計(jì)
4.6.1帶有異步清零和wen使能端的D觸發(fā)器的設(shè)計(jì)
4.6.28位寄存器的設(shè)計(jì)
4.6.3寄存器文件的設(shè)計(jì)
4.7分頻器、計(jì)數(shù)器和脈沖寬度調(diào)制器的設(shè)計(jì)
4.7.1分頻器的設(shè)計(jì)
4.7.2計(jì)數(shù)器的設(shè)計(jì)
4.7.3帶模計(jì)數(shù)器的設(shè)計(jì)
4.7.4脈沖寬度調(diào)制器的設(shè)計(jì)
4.88位7段數(shù)碼管控制的設(shè)計(jì)
4.8.11位7段數(shù)碼管控制器的設(shè)計(jì)
4.8.28位7段數(shù)碼管控制器的設(shè)計(jì)
4.8.3六十進(jìn)制數(shù)字時(shí)鐘的設(shè)計(jì)
4.9移位寄存器的設(shè)計(jì)
4.9.14位移位器的設(shè)計(jì)
4.9.2并轉(zhuǎn)串輸出模塊的設(shè)計(jì)
4.9.38位桶形移位器的設(shè)計(jì)
4.9.432位桶形移位器的設(shè)計(jì)
4.10狀態(tài)機(jī)的設(shè)計(jì)
4.10.1摩爾狀態(tài)機(jī)檢測(cè)“1101”序列
4.10.2米里狀態(tài)機(jī)檢測(cè)“1101”序列
4.11綜合實(shí)驗(yàn)： 一個(gè)邏輯電路小系統(tǒng)的設(shè)計(jì)
第5章計(jì)算機(jī)組成部件實(shí)驗(yàn)
5.1加減法器的設(shè)計(jì)
5.1.1可變位寬的加減法器IP核的設(shè)計(jì)
5.1.28位加減法器的設(shè)計(jì)
5.2乘法器的設(shè)計(jì)
5.2.1無符號(hào)數(shù)乘法器的設(shè)計(jì)
5.2.2有符號(hào)數(shù)乘法器的設(shè)計(jì)
5.2.3利用Vivado自帶的乘法器IP核進(jìn)行乘法器的設(shè)計(jì)
5.3除法器的設(shè)計(jì)
5.3.1無符號(hào)數(shù)除法器的設(shè)計(jì)
5.3.2有符號(hào)數(shù)除法器的設(shè)計(jì)
5.4運(yùn)算器的設(shè)計(jì)
5.4.18位運(yùn)算器的設(shè)計(jì)
5.4.2用Block Design設(shè)計(jì)8位運(yùn)算器
5.5存儲(chǔ)器的擴(kuò)展
5.5.1使用IP核和存儲(chǔ)器位擴(kuò)展技術(shù)設(shè)計(jì)存儲(chǔ)器
5.5.2使用IP核和存儲(chǔ)器字?jǐn)U展技術(shù)設(shè)計(jì)存儲(chǔ)器
第6章Minisys1單周期CPU的設(shè)計(jì)
6.1CPU的結(jié)構(gòu)與工作原理
6.1.1CPU的功能與結(jié)構(gòu)
6.1.2CPU的工作原理
6.2CPU的設(shè)計(jì)流程
6.2.1分析指令系統(tǒng)
6.2.2確定CPU結(jié)構(gòu)的參數(shù)
6.2.3設(shè)計(jì)數(shù)據(jù)通路
6.2.4設(shè)計(jì)譯碼單元和控制單元
6.3目標(biāo)系統(tǒng)Minisys1概述
6.4Minisys1 的寄存器和指令系統(tǒng)
6.4.1Minisys1的寄存器組
6.4.2Minisys1的指令系統(tǒng)概述
6.4.3Minisys1指令集詳解
6.5Minisys1單周期CPU設(shè)計(jì)
6.5.1預(yù)備知識(shí)
6.5.2Minisys1數(shù)據(jù)通路的設(shè)計(jì)
6.5.3創(chuàng)建Minisys項(xiàng)目
6.5.4Minisys1控制單元的設(shè)計(jì)
6.5.5Minisys1時(shí)鐘的設(shè)計(jì)
6.5.6Minisys1程序ROM單元的設(shè)計(jì)
6.5.7Minisys1取指單元的設(shè)計(jì)
6.5.8Minisys1譯碼單元的設(shè)計(jì)
6.5.9Minisys1執(zhí)行單元的設(shè)計(jì)
6.5.10Minisys1存儲(chǔ)單元的設(shè)計(jì)
6.6Minisys1 CPU的簡(jiǎn)單接口的設(shè)計(jì)
6.6.1為Minisys1加I/O功能
6.6.224位LED的設(shè)計(jì)
6.6.324位撥碼開關(guān)的設(shè)計(jì)
6.6.4思考與拓展
6.7Minisys1 CPU的頂層設(shè)計(jì)與下載
6.7.1頂層文件的設(shè)計(jì)
6.7.2頂層文件的仿真
6.7.3整體項(xiàng)目的下板驗(yàn)證
第7章Minisys1匯編語言程序設(shè)計(jì)
7.1Minisys1 匯編語言
7.1.1指令的匯編語句格式
7.1.2匯編偽指令
7.1.3匯編程序結(jié)構(gòu)
7.2Minisys1匯編程序設(shè)計(jì)
7.2.1程序常見功能的Minisys1匯編語言實(shí)現(xiàn)
7.2.2Minisys1匯編練習(xí)
第8章多周期Minisys1 CPU的設(shè)計(jì)
8.1多周期CPU的基本結(jié)構(gòu)
8.1.1多周期CPU的基本思想
8.1.2多周期CPU的基本結(jié)構(gòu)
8.2多周期CPU的設(shè)計(jì)
8.2.1數(shù)據(jù)通路修改
8.2.2多周期Minisys1狀態(tài)機(jī)設(shè)計(jì)
8.2.3相關(guān)部件的修改
參考文獻(xiàn)

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CPU設(shè)計(jì)實(shí)踐教程:從數(shù)字電路到計(jì)算機(jī)組成(本科教材) 作者簡(jiǎn)介

楊全勝，學(xué)歷：研究生，學(xué)位：碩士。東南大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院副教授、主要方向?yàn)橛?jì)算機(jī)系統(tǒng)結(jié)構(gòu)。1991年華中師范大學(xué)數(shù)學(xué)系計(jì)算機(jī)專業(yè)本科畢業(yè)，1994年東南大學(xué)計(jì)算機(jī)專業(yè)碩士畢業(yè)留校任教至今。主要作品《計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì)》（國(guó)家十一五規(guī)劃教材，清華大學(xué)出版社；《現(xiàn)代微機(jī)原理與接口技術(shù)》（1,2,3版本）（電子工業(yè)出版社）。多次獲得東南大學(xué)教學(xué)一等獎(jiǎng)，2017年獲得江蘇省教學(xué)成果1等獎(jiǎng)。所主持的東南大學(xué)“計(jì)算機(jī)系統(tǒng)能力培養(yǎng)系列實(shí)踐課程改革在全國(guó)頗有影響。

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