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數(shù)字設(shè)計(jì) 原理與實(shí)踐(原書第4版)

數(shù)字設(shè)計(jì) 原理與實(shí)踐(原書第4版)

出版社：機(jī)械工業(yè)出版社出版時(shí)間：2007-04-01
所屬叢書： 電子與電氣工程叢書
中 圖 價(jià):¥36.8(4.9折) 定價(jià)  ¥75.0 登錄后可看到會員價(jià)
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數(shù)字設(shè)計(jì) 原理與實(shí)踐(原書第4版) 版權(quán)信息

數(shù)字設(shè)計(jì) 原理與實(shí)踐(原書第4版) 內(nèi)容簡介

本書結(jié)合作者嚴(yán)謹(jǐn)?shù)膶W(xué)術(shù)風(fēng)范與豐富的實(shí)踐背景，講述了插件板級和VLSI系統(tǒng)中的數(shù)字設(shè)計(jì)基本原理和實(shí)踐需求，提供了廣泛的邏輯設(shè)計(jì)實(shí)踐，給出了大量實(shí)際應(yīng)用，并配有豐富的練習(xí)題。全書共分9章，主要內(nèi)容包括：數(shù)字設(shè)計(jì)介紹，數(shù)制和編碼，數(shù)字電路，組合邏輯設(shè)計(jì)原理和實(shí)踐，硬件描述語言（HDL），時(shí)序邏輯設(shè)計(jì)原理和實(shí)踐，存儲器、CPLD和FPGA。
　　本書條理清晰、簡明易懂，可作為電氣工程、計(jì)算機(jī)工程或計(jì)算機(jī)科學(xué)專業(yè)數(shù)字邏輯設(shè)計(jì)課程的教材，同時(shí)也可作為數(shù)字設(shè)計(jì)者的參考書。

數(shù)字設(shè)計(jì) 原理與實(shí)踐(原書第4版) 目錄


譯者序
譯者簡介
前言.
第1章引言1
1.1關(guān)于數(shù)字設(shè)計(jì)1
1.2模擬與數(shù)字2
1.3數(shù)字器件4
1.4數(shù)字設(shè)計(jì)的電子技術(shù)5
1.5數(shù)字設(shè)計(jì)的軟件技術(shù)6
1.6集成電路8
1.7可編程邏輯器件10
1.8專用集成電路11
1.9印制電路板12
1.10數(shù)字設(shè)計(jì)層次12
1.11游戲名字15
1.12繼續(xù)學(xué)習(xí)15
訓(xùn)練題16
第2章數(shù)制和編碼17
2.1按位計(jì)數(shù)制17
2.2八進(jìn)制和十六進(jìn)制18
2.3常用按位計(jì)數(shù)制的轉(zhuǎn)換20
2.4非十進(jìn)制數(shù)的加法和減法21
2.5負(fù)數(shù)的表示23
2.5.1符號－數(shù)值表示法23
2.5.2補(bǔ)碼數(shù)制24
2.5.3基數(shù)補(bǔ)碼表示法24
2.5.4二進(jìn)制補(bǔ)碼表示法25
*2.5.5基數(shù)減1補(bǔ)碼表示法26
*2.5.6二進(jìn)制反碼表示法26
*2.5.7余碼表示法27
2.6二進(jìn)制補(bǔ)碼的加法和減法27
2.6.1加法規(guī)則27
2.6.2圖示法28
2.6.3溢出28
2.6.4減法規(guī)則29
2.6.5二進(jìn)制補(bǔ)碼與無符號二進(jìn)制數(shù)29
*2.7二進(jìn)制反碼加法和減法30
*2.8二進(jìn)制乘法31
*2.9二進(jìn)制除法32
2.10十進(jìn)制數(shù)的二進(jìn)制編碼33
2.11格雷碼35
*2.12字符編碼36
2.13動作.條件和狀態(tài)的編碼37
*2.14n維體與距離39
*2.15檢錯(cuò)碼和糾錯(cuò)碼40
2.15.1檢錯(cuò)碼40
2.15.2糾錯(cuò)碼與多重檢錯(cuò)碼41
2.15.3漢明碼43
2.15.4循環(huán)冗余校驗(yàn)碼44
2.15.5二維碼45
2.15.6校驗(yàn)和碼46
2.15.7n中取m碼46
2.16用于串行數(shù)據(jù)傳輸與存儲的編碼47
2.16.1并行/串行數(shù)據(jù)47
*2.16.2串行線路編碼47
參考資料50
訓(xùn)練題51
練習(xí)題52
第3章數(shù)字電路54
3.1邏輯信號與門電路54
3.2邏輯系列58
3.3CMOS邏輯59
3.3.1CMOS邏輯電平59
3.3.2MOS晶體管59
3.3.3基本的CMOS反相器電路60
3.3.4CMOS“與非”門和“或非”門62
3.3.5扇入63
3.3.6非反相門64
3.3.7CMOS“與或非”門和“或與非”門65
3.4CMOS電路的電氣特性66
3.4.1概述67
3.4.2數(shù)據(jù)表和規(guī)格說明68
3.5CMOS穩(wěn)態(tài)電氣特性69
3.5.1邏輯電平和噪聲容限70
3.5.2帶電阻性負(fù)載的電路特性71
3.5.3非理想輸入時(shí)的電路特性75
3.5.4扇出76
3.5.5負(fù)載效應(yīng)77
3.5.6不用的輸入端77
3.5.7如何毀壞CMOS器件78
3.6CMOS動態(tài)電氣特性79
3.6.1轉(zhuǎn)換時(shí)間79
3.6.2傳播延遲83
3.6.3功率損耗84
3.6.4電流尖峰與去耦電容器85
3.6.5電感效應(yīng)85
3.6.6同時(shí)切換與地電平彈跳87
3.7其他CMOS輸入和輸出結(jié)構(gòu)89
3.7.1傳輸門89
3.7.2施密特觸發(fā)器輸入89
3.7.3三態(tài)輸出91
*3.7.4漏極開路輸出92
*3.7.5驅(qū)動發(fā)光二極管93
*3.7.6多源總線94
*3.7.7線連邏輯95
*3.7.8上拉電阻95
3.8CMOS邏輯系列97
3.8.1HC和HCT98
3.8.2AHC和AHCT98
3.8.3HC.HCT.AHC和AHCT的電氣特性99
*3.8.4AC和ACT102
*3.8.5FCT和FCT-T103
*3.8.6FCT-T的電氣特性103
*3.9低電壓CMOS邏輯和接口104
3.9.13.3VLVTTL和LVCMOS邏輯104
3.9.25V容許輸入105
3.9.35V容許輸出106
3.9.4TTL/LVTTL接口小結(jié)107
3.9.5比3.3V低的邏輯電平107
*3.10雙極邏輯108
3.10.1二極管邏輯108
3.10.2雙極結(jié)型晶體管109
3.10.3晶體管－晶體管邏輯111
3.10.4TTL邏輯電平和噪聲容限114
3.10.5TTL扇出114
3.10.6TTL系列115
3.10.7一個(gè)TTL數(shù)據(jù)表116
3.10.8CMOS/TTL接口117
3.10.9發(fā)射極耦合邏輯118
參考資料120
訓(xùn)練題121
練習(xí)題124
第4章組合邏輯設(shè)計(jì)原理127
4.1開關(guān)代數(shù)128
4.1.1公理128
4.1.2單變量定理130
4.1.3二變量定理和三變量定理130
4.1.4n變量定理131
4.1.5對偶性133
4.1.6邏輯函數(shù)的標(biāo)準(zhǔn)表示法135
4.2組合電路分析138
4.3組合電路的綜合141
4.3.1電路描述與設(shè)計(jì)142
4.3.2電路處理144
4.3.3組合電路*小化145
4.3.4卡諾圖147
4.3.5*小化“積之和”表達(dá)式148
4.3.6其他*小化問題154
4.3.7程序化的*小化方法154
*4.4定時(shí)冒險(xiǎn)155
4.4.1靜態(tài)冒險(xiǎn)156
4.4.2利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險(xiǎn)157
4.4.3動態(tài)冒險(xiǎn)158
4.4.4設(shè)計(jì)無冒險(xiǎn)電路158
參考資料159
訓(xùn)練題160
練習(xí)題161
第5章硬件描述語言165
5.1基于HDL的數(shù)字設(shè)計(jì)166
5.1.1為什么用HDL166
5.1.2HDL工具組166
5.1.3基于HDL的設(shè)計(jì)流程167
5.2ABEL硬件描述語言169
5.2.1ABEL程序結(jié)構(gòu)170
5.2.2ABEL編譯器操作171
5.2.3when語句和等式塊172
5.2.4真值表174
5.2.5范圍.集合和關(guān)系175
5.2.6測試向量176
5.2.7ABEL的其他特點(diǎn)178
5.3VHDL硬件描述語言178
5.3.1程序結(jié)構(gòu)178
5.3.2類型.常量和數(shù)組181
5.3.3函數(shù)和過程184
5.3.4庫和包187
5.3.5結(jié)構(gòu)形式的設(shè)計(jì)元素188
5.3.6數(shù)據(jù)流形式的設(shè)計(jì)元素191
5.3.7行為形式的設(shè)計(jì)元素193
5.3.8時(shí)間尺度197
5.3.9模擬..198
5.3.10測試平臺199
5.3.11時(shí)序邏輯設(shè)計(jì)的VHDL特性201
5.3.12綜合201
5.4Verilog硬件描述語言201
5.4.1程序結(jié)構(gòu)202
5.4.2邏輯系統(tǒng).網(wǎng)格.變量和常量205
5.4.3向量和操作符208
5.4.4數(shù)組210
5.4.5邏輯操作符和表達(dá)式211
5.4.6編譯器指令212
5.4.7結(jié)構(gòu)形式的設(shè)計(jì)元素213
5.4.8數(shù)據(jù)流形式的設(shè)計(jì)元素216
5.4.9行為形式的設(shè)計(jì)元素（過程代碼）217
5.4.10函數(shù)和任務(wù)228
5.4.11時(shí)間尺度230
5.4.12模擬230
5.4.13測試平臺231
5.4.14時(shí)序邏輯設(shè)計(jì)的Verilog特性233
5.4.15綜合233
參考資料234
訓(xùn)練題235
練習(xí)題235
第6章組合邏輯設(shè)計(jì)實(shí)踐238
6.1文檔標(biāo)準(zhǔn)239
6.1.1方框圖240
6.1.2門的符號241
6.1.3信號名和有效電平242
6.1.4引腳的有效電平243
6.1.5“圈到圈”邏輯設(shè)計(jì)245
6.1.6HDL程序中的信號命名247
6.1.7繪制布局圖248
6.1.8總線250
6.1.9附帶的圖示信息251
6.2電路定時(shí)253
6.2.1定時(shí)圖253
6.2.2傳播延遲254
6.2.3定時(shí)規(guī)格說明255
6.2.4定時(shí)分析257
6.2.5定時(shí)分析工具258
6.3組合型PLD258
6.3.1可編程邏輯陣列258
6.3.2可編程陣列邏輯器件260
6.3.3通用陣列邏輯器件263
6.3.4復(fù)雜型可編程邏輯器件264
*6.3.5CMOS型PLD電路265
*6.3.6器件編程與測試267
6.4譯碼器268
6.4.1二進(jìn)制譯碼器268
6.4.2大規(guī)模元件的邏輯符號269
6.4.33-8譯碼器74x138270
6.4.4級聯(lián)二進(jìn)制譯碼器273
6.4.5用ABEL和PLD實(shí)現(xiàn)譯碼器274
6.4.6用VHDL實(shí)現(xiàn)譯碼器279
6.4.7用Verilog實(shí)現(xiàn)譯碼器283
*6.4.8七段譯碼器286
6.5編碼器287
6.5.1優(yōu)先級編碼器288
6.5.2優(yōu)先級編碼器74x148289
6.5.3用ABEL和PLD實(shí)現(xiàn)編碼器291
6.5.4用VHDL實(shí)現(xiàn)編碼器293
6.5.5用Verilog實(shí)現(xiàn)編碼器293
6.6三態(tài)器件294
6.6.1三態(tài)緩沖器294
6.6.2標(biāo)準(zhǔn)MSI三態(tài)緩沖器296
6.6.3用ABEL和PLD實(shí)現(xiàn)三態(tài)輸出299
*6.6.4用VHDL實(shí)現(xiàn)三態(tài)輸出302
*6.6.5用Verilog實(shí)現(xiàn)三態(tài)輸出304
6.7多路復(fù)用器305
6.7.1標(biāo)準(zhǔn)MSI多路復(fù)用器306
6.7.2擴(kuò)展多路復(fù)用器308
6.7.3多路復(fù)用器.多路分配器和總線310
6.7.4用ABEL和PLD實(shí)現(xiàn)多路復(fù)用器312
6.7.5用VHDL實(shí)現(xiàn)多路復(fù)用器314
6.7.6用Verilog實(shí)現(xiàn)多路復(fù)用器316
6.8“異或”門和奇偶校驗(yàn)電路317
6.8.1“異或”門和“異或非”門317
6.8.2奇偶校驗(yàn)電路318
6.8.39位奇偶校驗(yàn)發(fā)生器74x280319
6.8.4奇偶校驗(yàn)的應(yīng)用319
6.8.5用ABEL和PLD實(shí)現(xiàn)“異或”門和奇偶校驗(yàn)電路321
6.8.6用VHDL實(shí)現(xiàn)“異或”門和奇偶校驗(yàn)電路321
6.8.7用Verilog實(shí)現(xiàn)“異或”門和奇偶校驗(yàn)電路323
6.9比較器325
6.9.1比較器結(jié)構(gòu)325
6.9.2迭代電路326
6.9.3迭代比較器電路327
6.9.4標(biāo)準(zhǔn)MSI大小比較器327
6.9.5用HDL實(shí)現(xiàn)比較器330
6.9.6用ABEL和PLD實(shí)現(xiàn)比較器331
6.9.7用VHDL實(shí)現(xiàn)比較器331
6.9.8用Verilog實(shí)現(xiàn)比較器333
*6.10加法器.減法器和ALU337
6.10.1半加器和全加器337
6.10.2串行進(jìn)位加法器337
6.10.3減法器338
6.10.4先行進(jìn)位加法器339
6.10.5MSI加法器341
6.10.6MSI算術(shù)邏輯單元343
6.10.7組間先行進(jìn)位345
6.10.8用ABEL和PLD實(shí)現(xiàn)加法器346
6.10.9用VHDL實(shí)現(xiàn)加法器347
6.10.10用Verilog實(shí)現(xiàn)加法器349
*6.11組合乘法器351
6.11.1組合乘法器結(jié)構(gòu)351
6.11.2用ABEL和PLD實(shí)現(xiàn)乘法354
6.11.3用VHDL實(shí)現(xiàn)乘法354
6.11.4用Verilog實(shí)現(xiàn)乘法358
參考資料362
訓(xùn)練題363
練習(xí)題365
第7章時(shí)序邏輯設(shè)計(jì)原理371
7.1雙穩(wěn)態(tài)元件372
7.1.1數(shù)字分析373
7.1.2模擬分析373
7.1.3亞穩(wěn)態(tài)特性373
7.2鎖存器與觸發(fā)器374
7.2.1S-R鎖存器375
7.2.2S-R鎖存器377
7.2.3具有使能端的S-R鎖存器377
7.2.4D鎖存器378
7.2.5邊沿觸發(fā)式D觸發(fā)器379
7.2.6具有使能端的邊沿觸發(fā)式D觸發(fā)器381
7.2.7掃描觸發(fā)器382
*7.2.8主從式S-R觸發(fā)器383
*7.2.9主從式J-K觸發(fā)器384
*7.2.10邊沿觸發(fā)式J-K觸發(fā)器385
7.2.11T觸發(fā)器386
7.3時(shí)鐘同步狀態(tài)機(jī)分析387
7.3.1狀態(tài)機(jī)結(jié)構(gòu)387
7.3.2輸出邏輯388
7.3.3特征方程389
7.3.4使用D觸發(fā)器的狀態(tài)機(jī)分析389
7.4時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)396
7.4.1狀態(tài)表設(shè)計(jì)舉例397
7.4.2狀態(tài)*小化400
7.4.3狀態(tài)賦值401
7.4.4采用D觸發(fā)器的綜合403
*7.4.5采用J-K觸發(fā)器的綜合405
7.4.6采用D觸發(fā)器的其他設(shè)計(jì)例子406
7.5用狀態(tài)圖設(shè)計(jì)狀態(tài)機(jī)409
*7.6用轉(zhuǎn)移表綜合狀態(tài)機(jī)414
7.6.1轉(zhuǎn)移方程414
7.6.2激勵方程415
7.6.3其他方法415
7.6.4狀態(tài)機(jī)的實(shí)現(xiàn)416
7.7另一個(gè)狀態(tài)機(jī)設(shè)計(jì)舉例416
7.7.1猜謎游戲416
7.7.2未用狀態(tài)418
7.7.3輸出編碼狀態(tài)賦值419
7.7.4“無關(guān)”狀態(tài)編碼420
7.8狀態(tài)機(jī)的分解421
*7.9反饋時(shí)序電路423
7.9.1基本分析424
7.9.2分析具有多個(gè)反饋回路的電路426
7.9.3競爭428
7.9.4狀態(tài)表與流程表429
7.9.5CMOSD觸發(fā)器分析430
*7.10反饋時(shí)序電路設(shè)計(jì)431
7.10.1鎖存器431
7.10.2設(shè)計(jì)基本模式流程表433
7.10.3流程表的*小化434
7.10.4無競爭狀態(tài)賦值法435
7.10.5激勵方程437
7.10.6本質(zhì)冒險(xiǎn)437
7.10.7小結(jié)439
7.11ABEL時(shí)序電路設(shè)計(jì)特性440
7.11.1寄存型輸出440
7.11.2狀態(tài)圖441
*7.11.3外部狀態(tài)記憶445
*7.11.4指定Moore型輸出445
*7.11.5用with語句指定Mealy型輸出和流水線輸出446
7.11.6測試向量448
7.12用VHDL設(shè)計(jì)時(shí)序電路450
7.12.1時(shí)鐘電路450
7.12.2用VHDL設(shè)計(jì)狀態(tài)機(jī)452
7.12.3VHDL狀態(tài)機(jī)舉例454
7.12.4VHDL中的狀態(tài)賦值456
7.12.5VHDL中的流水線型輸出457
7.12.6不用狀態(tài)表的直接VHDL編程458
7.12.7更多VHDL狀態(tài)機(jī)例子459
7.12.8用VHDL定義觸發(fā)器461
7.12.9VHDL狀態(tài)機(jī)測試平臺462
7.12.10反饋時(shí)序電路465
7.13用Verilog設(shè)計(jì)時(shí)序電路466
7.13.1時(shí)鐘電路466
7.13.2用Verilog設(shè)計(jì)狀態(tài)機(jī)467
7.13.3Verilog狀態(tài)機(jī)舉例469
7.13.4Verilog中的流水線型輸出471
7.13.5不用狀態(tài)表的直接Verilog編程471
7.13.6更多Verilog狀態(tài)機(jī)例子472
7.13.7用Verilog定義觸發(fā)器474
7.13.8Verilog狀態(tài)機(jī)測試平臺476
7.13.9反饋時(shí)序電路478
參考資料478
訓(xùn)練題479
練習(xí)題483
第8章時(shí)序邏輯設(shè)計(jì)實(shí)踐489
8.1時(shí)序電路文檔標(biāo)準(zhǔn)489
8.1.1一般要求489
8.1.2邏輯符號490
8.1.3狀態(tài)機(jī)描述490
8.1.4定時(shí)圖和定時(shí)規(guī)格說明491
8.2鎖存器和觸發(fā)器494
8.2.1SSI型鎖存器和觸發(fā)器494
*8.2.2開關(guān)消顫495
*8.2.3*簡單的開關(guān)消顫電路496
*8.2.4總線保持電路497
8.2.5多位寄存器和鎖存器497
8.2.6用ABEL和PLD實(shí)現(xiàn)寄存器和鎖存器500
8.2.7用VHDL實(shí)現(xiàn)寄存器和鎖存器503
8.2.8用Verilog實(shí)現(xiàn)寄存器和鎖存器506
8.3時(shí)序型PLD507
8.3.1時(shí)序型GAL器件507
8.3.2PLD定時(shí)規(guī)格說明511
8.4計(jì)數(shù)器513
8.4.1行波計(jì)數(shù)器513
8.4.2同步計(jì)數(shù)器514
8.4.3MSI型計(jì)數(shù)器及應(yīng)用514
8.4.4二進(jìn)制計(jì)數(shù)器狀態(tài)的譯碼518
8.4.5用ABEL和PLD實(shí)現(xiàn)計(jì)數(shù)器519
8.4.6用VHDL實(shí)現(xiàn)計(jì)數(shù)器521
8.4.7用Verilog實(shí)現(xiàn)計(jì)數(shù)器524
8.5移位寄存器526
8.5.1移位寄存器結(jié)構(gòu)526
8.5.2MSI移位寄存器527
8.5.3移位寄存器計(jì)數(shù)器529
8.5.4環(huán)形計(jì)數(shù)器529
*8.5.5Johnson計(jì)數(shù)器532
*8.5.6線性反饋移位寄存器計(jì)數(shù)器533
8.5.7用ABEL和PLD實(shí)現(xiàn)移位寄存器536
8.5.8用VHDL實(shí)現(xiàn)移位寄存器542
8.5.9用Verilog實(shí)現(xiàn)移位寄存器545
*8.6迭代電路與時(shí)序電路548
8.7同步設(shè)計(jì)方法549
8.8同步設(shè)計(jì)中的障礙552
8.8.1時(shí)鐘偏移552
8.8.2選通時(shí)鐘555
8.8.3異步輸入556
8.9同步器故障和亞穩(wěn)定性558
8.9.1同步器故障558
8.9.2亞穩(wěn)定性分辨時(shí)間559
8.9.3可靠同步器設(shè)計(jì)559
8.9.4亞穩(wěn)定的定時(shí)分析560
8.9.5更好的同步器562
8.9.6其他同步器設(shè)計(jì)563
8.9.7同步高速數(shù)據(jù)傳輸565
參考資料572
訓(xùn)練題574
練習(xí)題575
第9章存儲器.CPLD和FPGA580
9.1只讀存儲器580
9.1.1ROM用于“隨機(jī)”組合邏輯函數(shù)581
*9.1.2ROM的內(nèi)部結(jié)構(gòu)583
*9.1.3二維譯碼585
9.1.4商用ROM的類型587
9.1.5ROM的控制輸入和定時(shí)590
9.1.6ROM的應(yīng)用592
9.2讀/寫存儲器596
9.3靜態(tài)RAM597
9.3.1靜態(tài)RAM的輸入和輸出597
9.3.2靜態(tài)RAM的內(nèi)部結(jié)構(gòu)597
9.3.3靜態(tài)RAM的定時(shí)599
*9.3.4標(biāo)準(zhǔn)靜態(tài)RAM600
*9.3.5同步SRAM602
9.4動態(tài)RAM605
9.4.1動態(tài)RAM的結(jié)構(gòu)605
9.4.2SDRAM的定時(shí)607
9.4.3DDRSDRAM609
9.5復(fù)雜可編程邏輯器件610
9.5.1XilinxXC9500CPLD系列611
9.5.2功能塊體系結(jié)構(gòu)612
9.5.3輸入/輸出塊體系結(jié)構(gòu)614
9.5.4開關(guān)矩陣615
9.6現(xiàn)場可編程門陣列617
9.6.1XilinxXC4000FPGA系列617
9.6.2可配置邏輯塊618
9.6.3輸入/輸出塊620
9.6.4可編程互連621
參考資料623
訓(xùn)練題624
練習(xí)題...624
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