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EDA技術(shù)實(shí)用教程-Verilog HDL版-(第五版) 版權(quán)信息
- ISBN：9787030387820
- 條形碼：9787030387820 ; 978-7-03-038782-0
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類：>>
EDA技術(shù)實(shí)用教程-Verilog HDL版-(第五版) 本書(shū)特色
本書(shū)根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計(jì)能力為目的，深入淺出地對(duì)eda技術(shù)、verilog hdl硬件描述語(yǔ)言、fpga開(kāi)發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者通過(guò)本書(shū)的學(xué)習(xí)并完成推薦的實(shí)驗(yàn)，能初步了解和掌握eda的基本內(nèi)容及實(shí)用技術(shù)。 本書(shū)包括eda的基本知識(shí)、常用eda工具的使用方法和目標(biāo)器件的結(jié)構(gòu)原理、以向?qū)问胶蛯?shí)例為主的方法介紹的多種不同的設(shè)計(jì)輸入方法、對(duì)verilog的設(shè)計(jì)優(yōu)化以及基于eda技術(shù)的典型設(shè)計(jì)項(xiàng)目。各章都安排了習(xí)題或針對(duì)性較強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)。書(shū)中列舉的大部分verilog設(shè)計(jì)實(shí)例和實(shí)驗(yàn)示例實(shí)現(xiàn)的eda工具平臺(tái)是quartus ii，硬件平臺(tái)是cyclone iii系列fpga，并在eda實(shí)驗(yàn)系統(tǒng)上通過(guò)了硬件測(cè)試。 本書(shū)可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科的本科生或研究生的電子設(shè)計(jì)、eda技術(shù)課程和verilog hdl硬件描述語(yǔ)言的教材及實(shí)驗(yàn)指導(dǎo)書(shū)，同時(shí)也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)參考書(shū)。
EDA技術(shù)實(shí)用教程-Verilog HDL版-(第五版) 內(nèi)容簡(jiǎn)介
本書(shū)根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計(jì)能力為目的，深入淺出地對(duì)EDA技術(shù)、Verilog HDL硬件描述語(yǔ)言、FPGA開(kāi)發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者通過(guò)本書(shū)的學(xué)習(xí)并完成推薦的實(shí)驗(yàn)，能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。 本書(shū)包括EDA的基本知識(shí)、常用EDA工具的使用方法和目標(biāo)器件的結(jié)構(gòu)原理、以向?qū)问胶蛯?shí)例為主的方法介紹的多種不同的設(shè)計(jì)輸入方法、對(duì)Verilog的設(shè)計(jì)優(yōu)化以及基于EDA技術(shù)的典型設(shè)計(jì)項(xiàng)目。各章都安排了習(xí)題或針對(duì)性較強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)。書(shū)中列舉的大部分Verilog設(shè)計(jì)實(shí)例和實(shí)驗(yàn)示例實(shí)現(xiàn)的EDA工具平臺(tái)是Quartus II，硬件平臺(tái)是Cyclone III系列FPGA，并在EDA實(shí)驗(yàn)系統(tǒng)上通過(guò)了硬件測(cè)試。 本書(shū)可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)或圖像處理等學(xué)科的本科生或研究生的電子設(shè)計(jì)、EDA技術(shù)課程和Verilog HDL硬件描述語(yǔ)言的教材及實(shí)驗(yàn)指導(dǎo)書(shū)，同時(shí)也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)參考書(shū)。
EDA技術(shù)實(shí)用教程-Verilog HDL版-(第五版) 目錄
第1章 eda技術(shù)概述
1.1 eda技術(shù)及其發(fā)展
1.2 eda技術(shù)實(shí)現(xiàn)目標(biāo)
1.3 硬件描述語(yǔ)言verilog hdl
1.4 其他常用hdl
1.5 hdl綜合
1.6 自頂向下的設(shè)計(jì)技術(shù)
1.7 eda技術(shù)的優(yōu)勢(shì)
1.8 eda設(shè)計(jì)流程
1.8.1 設(shè)計(jì)輸入（原理圖/hdl文本編輯）
1.8.2 綜合
1.8.3 適配
1.8.4 時(shí)序仿真與功能仿真
1.8.5 編程下載
1.8.6 硬件測(cè)試
1.9 asic及其設(shè)計(jì)流程
1.9.1 asic設(shè)計(jì)簡(jiǎn)介
1.9.2 asic設(shè)計(jì)一般流程簡(jiǎn)述
1.10 常用eda工具
1.10.1 設(shè)計(jì)輸入編輯器
1.10.2 hdl綜合器
1.10.3 仿真器
1.10.4 適配器
1.10.5 下載器
1.11 quartus ii概述
1.12 ip核
1.13 eda技術(shù)發(fā)展趨勢(shì)管窺
習(xí)題
第2章 fpga與cpld的結(jié)構(gòu)原理
2.1 pld概述
2.1.1 pld的發(fā)展歷程
2.1.2 pld分類
2.2 簡(jiǎn)單pld結(jié)構(gòu)原理
2.2.1 邏輯元件符號(hào)表示
2.2.2 prom結(jié)構(gòu)原理
2.2.3 pla結(jié)構(gòu)原理
2.2.4 pal結(jié)構(gòu)原理
2.2.5 gal結(jié)構(gòu)原理
2.3 cpld的結(jié)構(gòu)原理
2.4 fpga的結(jié)構(gòu)原理
2.4.1 查找表邏輯結(jié)構(gòu)
2.4.2 cyclone iii系列器件的結(jié)構(gòu)原理
2.5 硬件測(cè)試
2.5.1 內(nèi)部邏輯測(cè)試
2.5.2 jtag邊界掃描
2.6 pld產(chǎn)品概述
2.6.1 altera公司的pld器件
2.6.2 lattice公司的pld器件
2.6.3 xilinx公司的pld器件
2.6.4 actel公司的pld器件
2.6.5 altera的fpga配置方式
2.7 cpld/fpga的編程與配置
2.7.1 cpld在系統(tǒng)編程
2.7.2 fpga配置方式
2.7.3 fpga專用配置器件
2.7.4 使用單片機(jī)配置fpga
2.7.5 使用cpld配置fpga
習(xí)題
第3章 組合電路的verilog設(shè)計(jì)
3.1 半加器電路的verilog描述
3.2 多路選擇器的verilog描述
3.2.1 4選1多路選擇器及case語(yǔ)句表述方式
3.2.2 4選1多路選擇器及assign語(yǔ)句表述方式
3.2.3 4選1多路選擇器及條件賦值語(yǔ)句表述方式
3.2.4 4選1多路選擇器及條件語(yǔ)句表述方式
3.3 verilog加法器設(shè)計(jì)
3.3.1 全加器設(shè)計(jì)及例化語(yǔ)句應(yīng)用
3.3.2 半加器的udp結(jié)構(gòu)建模描述方式
3.3.3 利用udp元件設(shè)計(jì)多路選擇器
3.3.4 8位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用
3.3.5 算術(shù)運(yùn)算操作符
3.3.6 bcd碼加法器設(shè)計(jì)
3.4 組合邏輯乘法器設(shè)計(jì)
3.4.1 參數(shù)定義關(guān)鍵詞parameter和localparam
3.4.2 整數(shù)型寄存器類型定義
3.4.3 for語(yǔ)句用法
3.4.4 移位操作符及其用法
3.4.5 兩則乘法器設(shè)計(jì)示例
3.4.6 repeat語(yǔ)句用法
3.4.7 while語(yǔ)句用法
3.4.8 parameter的參數(shù)傳遞功能
3.5 rtl概念
習(xí)題
第4章 時(shí)序仿真與硬件實(shí)現(xiàn)
4.1 verilog程序輸入與仿真測(cè)試
4.1.1 編輯和輸入設(shè)計(jì)文件
4.1.2 創(chuàng)建工程
4.1.3 全程編譯前約束項(xiàng)目設(shè)置
4.1.4 全程綜合與編譯
4.1.5 時(shí)序仿真
4.1.6 rtl圖觀察器應(yīng)用
4.2 引腳鎖定與硬件測(cè)試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 as直接編程模式
4.2.4 jtag間接編程模式
4.2.5 usb-blaster驅(qū)動(dòng)程序安裝方法
4.3 電路原理圖設(shè)計(jì)流程
4.4 利用屬性表述實(shí)現(xiàn)引腳鎖定
4.5 keep屬性應(yīng)用
4.6 signalprobe使用方法
4.7 宏模塊邏輯功能查詢
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
4-1 多路選擇器設(shè)計(jì)實(shí)驗(yàn)
4-2 8位加法器設(shè)計(jì)實(shí)驗(yàn)
4-3 8位硬件乘法器設(shè)計(jì)實(shí)驗(yàn)
4-4 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)
第5章 時(shí)序電路的verilog設(shè)計(jì)
5.1 基本時(shí)序元件的verilog表述
5.1.1 基本d觸發(fā)器及其verilog表述
5.1.2 用udp表述d觸發(fā)器
5.1.3 含異步復(fù)位和時(shí)鐘使能的d觸發(fā)器及其verilog表述
5.1.4 含同步復(fù)位控制的d觸發(fā)器及其verilog表述
5.1.5 基本鎖存器及其verilog表述
5.1.6 含清0控制的鎖存器及其verilog表述
5.1.7 異步時(shí)序電路的verilog表述特點(diǎn)
5.1.8 時(shí)鐘過(guò)程表述的特點(diǎn)和規(guī)律
5.2 二進(jìn)制計(jì)數(shù)器及其verilog表述
5.2.1 簡(jiǎn)單加法計(jì)數(shù)器及其verilog表述
5.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)
5.3 移位寄存器的verilog表述與設(shè)計(jì)
5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)
5.3.2 使用移位操作符設(shè)計(jì)移位寄存器
5.4 可預(yù)置型計(jì)數(shù)器設(shè)計(jì)
5.4.1 同步加載計(jì)數(shù)器
5.4.2 異步加載計(jì)數(shù)器
5.4.3 異步清0加載計(jì)數(shù)器
5.4.4 同步清0加載計(jì)數(shù)器
5.5 時(shí)序電路硬件設(shè)計(jì)與仿真示例
5.5.1 編輯電路、創(chuàng)建工程和仿真測(cè)試
5.5.2 fpga硬件測(cè)試
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
5-1 應(yīng)用宏模塊設(shè)計(jì)數(shù)字頻率計(jì)
5-2 計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)
5-3 數(shù)碼掃描顯示電路設(shè)計(jì)
5-4 ？煽赜(jì)數(shù)器設(shè)計(jì)
5-5 串行靜態(tài)顯示控制電路設(shè)計(jì)
5-6 高速硬件除法器設(shè)計(jì)
5-7 不同類型的移位寄存器設(shè)計(jì)
第6章 quartus ii應(yīng)用深入
6.1 signaltap ii的使用方法
6.2 編輯signaltap ii的觸發(fā)信號(hào)
6.3 fitter settings項(xiàng)設(shè)置
6.4 功能塊chip planner應(yīng)用
6.4.1 chip planner應(yīng)用流程說(shuō)明
6.4.2 chip planner說(shuō)明
6.5 synplify的應(yīng)用及接口方法
6.5.1 synplify使用流程
6.5.2 synplify pro與quartus ii接口
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
6-1 vga彩條信號(hào)顯示控制電路設(shè)計(jì)
6-2 移位相加型8位硬件乘法器設(shè)計(jì)
6-3 半整數(shù)與奇數(shù)分頻器設(shè)計(jì)
6-4 基于verilog代碼的頻率計(jì)設(shè)計(jì)
第7章 lpm宏模塊的應(yīng)用
7.1 計(jì)數(shù)器lpm宏模塊調(diào)用
7.1.1 計(jì)數(shù)器lpm模塊文本代碼的調(diào)用
7.1.2 lpm計(jì)數(shù)器代碼與參數(shù)傳遞語(yǔ)句
7.1.3 創(chuàng)建工程與仿真測(cè)試
7.2 利用屬性控制乘法器的構(gòu)建
7.3 lpm_ram宏模塊的設(shè)置與使用
7.3.1 初始化文件及其生成
7.3.2 以原理圖方式對(duì)lpm_ram進(jìn)行設(shè)置和調(diào)用
7.3.3 測(cè)試lpm_ram
7.3.4 存儲(chǔ)器的verilog代碼描述
7.3.5 存儲(chǔ)器設(shè)計(jì)的結(jié)構(gòu)控制
7.4 lpm_rom的定制和使用示例
7.4.1 lpm_rom的調(diào)用
7.4.2 簡(jiǎn)易正弦信號(hào)發(fā)生器設(shè)計(jì)
7.4.3 正弦信號(hào)發(fā)生器硬件實(shí)現(xiàn)和測(cè)試
7.5 在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用
7.6 lpm嵌入式鎖相環(huán)調(diào)用
7.7 in-system sources and probes editor使用方法
7.8 數(shù)控振蕩器核使用方法
7.9 fir核使用方法
7.10 dds實(shí)現(xiàn)原理與應(yīng)用
7.10.1 dds原理
7.10.2 dds信號(hào)發(fā)生器設(shè)計(jì)示例
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
7-1 查表式硬件運(yùn)算器設(shè)計(jì)
7-2 正弦信號(hào)發(fā)生器設(shè)計(jì)
7-3 簡(jiǎn)易邏輯分析儀設(shè)計(jì)
7-4 dds正弦信號(hào)發(fā)生器設(shè)計(jì)
7-5 移相信號(hào)發(fā)生器設(shè)計(jì)
7-6 16位×16位高速硬件乘法器設(shè)計(jì)
第8章 verilog設(shè)計(jì)深入
8.1 過(guò)程中的兩類賦值語(yǔ)句
8.1.1 未指定延時(shí)的阻塞式賦值語(yǔ)句
8.1.2 指定了延時(shí)的阻塞式賦值
8.1.3 未指定延時(shí)的非阻塞式賦值
8.1.4 指定了延時(shí)的非阻塞式賦值
8.1.5 深入認(rèn)識(shí)阻塞與非阻塞式賦值的特點(diǎn)
8.1.6 不同的賦初值方式導(dǎo)致不同綜合結(jié)果的示例
8.2 過(guò)程語(yǔ)句歸納
8.2.1 過(guò)程語(yǔ)句應(yīng)用總結(jié)
8.2.2 深入認(rèn)識(shí)不完整條件語(yǔ)句與時(shí)序電路的關(guān)系
8.3 if語(yǔ)句歸納
8.3.1 if語(yǔ)句的一般表述形式
8.3.2 關(guān)注if語(yǔ)句中的條件指示
8.4 三態(tài)與雙向端口設(shè)計(jì)
8.4.1 三態(tài)控制電路設(shè)計(jì)
8.4.2 雙向端口設(shè)計(jì)
8.4.3 三態(tài)總線控制電路設(shè)計(jì)
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
8-1 硬件消抖動(dòng)電路設(shè)計(jì)
8-2 4×4陣列鍵盤(pán)鍵信號(hào)檢測(cè)電路設(shè)計(jì)
8-3 直流電機(jī)綜合測(cè)控系統(tǒng)設(shè)計(jì)
8-4 vga簡(jiǎn)單圖像顯示控制模塊設(shè)計(jì)
8-5 樂(lè)曲硬件演奏電路設(shè)計(jì)
第9章 verilog系統(tǒng)設(shè)計(jì)優(yōu)化
9.1 資源優(yōu)化
9.1.1 資源共享
9.1.2 邏輯優(yōu)化
9.1.3 串行化
9.2 速度優(yōu)化
9.2.1 流水線設(shè)計(jì)
9.2.2 寄存器配平
9.2.3 關(guān)鍵路徑法
9.2.4 乒乓操作法
9.2.5 加法樹(shù)法
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
9-1 采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器
9-2 線性反饋移位寄存器設(shè)計(jì)
9-3 基于uart串口控制的模型電子琴設(shè)計(jì)
9-4 ps2鍵盤(pán)控制模型電子琴電路設(shè)計(jì)
9-5 am幅度調(diào)制信號(hào)發(fā)生器設(shè)計(jì)
第10章 verilog狀態(tài)機(jī)設(shè)計(jì)技術(shù)
10.1 verilog狀態(tài)機(jī)的一般形式
10.1.1 狀態(tài)機(jī)的特點(diǎn)與優(yōu)勢(shì)
10.1.2 狀態(tài)機(jī)的一般結(jié)構(gòu)
10.1.3 初始控制與表述
10.2 moore型狀態(tài)機(jī)及其設(shè)計(jì)
10.2.1 多過(guò)程結(jié)構(gòu)狀態(tài)機(jī)
10.2.2 序列檢測(cè)器及其狀態(tài)機(jī)設(shè)計(jì)
10.3 mealy型狀態(tài)機(jī)設(shè)計(jì)
10.4 狀態(tài)機(jī)圖形編輯設(shè)計(jì)
10.5 不同編碼類型狀態(tài)機(jī)
10.5.1 直接輸出型編碼
10.5.2 用宏定義語(yǔ)句定義狀態(tài)編碼
10.5.3 宏定義命令語(yǔ)句
10.5.4 順序編碼
10.5.5 一位熱碼編碼
10.5.6 狀態(tài)編碼設(shè)置
10.6 異步有限狀態(tài)機(jī)設(shè)計(jì)
10.7 安全狀態(tài)機(jī)設(shè)計(jì)
10.7.1 狀態(tài)導(dǎo)引法
10.7.2 狀態(tài)編碼監(jiān)測(cè)法
10.7.3 借助eda工具自動(dòng)生成安全狀態(tài)機(jī)
10.8 硬件數(shù)字技術(shù)排除毛刺
10.8.1 延時(shí)方式去毛刺
10.8.2 邏輯方式去毛刺
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
10-1 序列檢測(cè)器設(shè)計(jì)
10-2 adc采樣控制電路設(shè)計(jì)
10-3 數(shù)據(jù)采集模塊設(shè)計(jì)
10-4 五功能智能邏輯筆設(shè)計(jì)
第11章 16位實(shí)用cpu創(chuàng)新設(shè)計(jì)
11.1 kx9016的結(jié)構(gòu)與特色
11.2 kx9016基本硬件系統(tǒng)設(shè)計(jì)
11.2.1 單步節(jié)拍發(fā)生模塊
11.2.2 alu模塊
11.2.3 比較器模塊
11.2.4 基本寄存器與寄存器陣列組
11.2.5 移位器模塊
11.2.6 程序與數(shù)據(jù)存儲(chǔ)器模塊
11.3 kx9016v1指令系統(tǒng)設(shè)計(jì)
11.3.1 指令格式
11.3.2 指令操作碼
11.3.3 軟件程序設(shè)計(jì)實(shí)例
11.3.4 kx9016v1控制器設(shè)計(jì)
11.3.5 指令設(shè)計(jì)實(shí)例詳解
11.4 kx9016的時(shí)序仿真與硬件測(cè)試
11.4.1 時(shí)序仿真與指令執(zhí)行波形分析
11.4.2 cpu工作情況的硬件測(cè)試
11.5 kx9016應(yīng)用程序設(shè)計(jì)實(shí)例和系統(tǒng)優(yōu)化
11.5.1 乘法算法及其硬件實(shí)現(xiàn)
11.5.2 kx9016v1的硬件系統(tǒng)優(yōu)化
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
11-1 16位cpu驗(yàn)證性設(shè)計(jì)綜合實(shí)驗(yàn)
11-2 新指令設(shè)計(jì)及程序測(cè)試實(shí)驗(yàn)
11-3 16位cpu的優(yōu)化設(shè)計(jì)與創(chuàng)新
11-4 cpu創(chuàng)新設(shè)計(jì)競(jìng)賽
第12章 mcu與fpga片上系統(tǒng)開(kāi)發(fā)
12.1 fpga擴(kuò)展mcu開(kāi)發(fā)技術(shù)
12.1.1 fpga擴(kuò)展方案及其系統(tǒng)設(shè)計(jì)技術(shù)
12.1.2 基于單片機(jī)ip軟核的soc設(shè)計(jì)方案
12.2 fpga擴(kuò)展方案設(shè)計(jì)實(shí)例
12.2.1 串進(jìn)并出/并進(jìn)串出雙向端口擴(kuò)展模塊設(shè)計(jì)
12.2.2 8位四通道數(shù)據(jù)交換擴(kuò)展模塊設(shè)計(jì)
12.2.3 存儲(chǔ)器讀寫(xiě)的fpga擴(kuò)展模塊設(shè)計(jì)
12.2.4 四通道pwm信號(hào)發(fā)生器接口模塊設(shè)計(jì)
12.2.5 李薩如圖波形發(fā)生器擴(kuò)展模塊設(shè)計(jì)
12.3 基于單片機(jī)核的fpga片上系統(tǒng)設(shè)計(jì)
12.3.1 單片機(jī)擴(kuò)展串進(jìn)并出/并進(jìn)串出模塊的soc設(shè)計(jì)
12.3.2 擴(kuò)展sram模塊的片上系統(tǒng)設(shè)計(jì)
12.3.3 擴(kuò)展移相信號(hào)發(fā)生器模塊的片上系統(tǒng)設(shè)計(jì)
實(shí)驗(yàn)與設(shè)計(jì)
12-1 單片機(jī)串口擴(kuò)展fpga片上系統(tǒng)設(shè)計(jì)
12-2 單片機(jī)數(shù)據(jù)交換fpga擴(kuò)展電路設(shè)計(jì)
12-3 擴(kuò)展外部數(shù)據(jù)存儲(chǔ)器的fpga單片系統(tǒng)設(shè)計(jì)
12-4 四通道pwm信號(hào)發(fā)生器及其mcu控制系統(tǒng)設(shè)計(jì)
12-5 移相信號(hào)發(fā)生器和掃頻信號(hào)發(fā)生器的片上系統(tǒng)設(shè)計(jì)
12-6 李薩如圖波形發(fā)生器的fpga片上系統(tǒng)設(shè)計(jì)
12-7 脈寬/占空比/等精度頻率多功能測(cè)試儀設(shè)計(jì)
第13章 verilog語(yǔ)句語(yǔ)法補(bǔ)充說(shuō)明
13.1 verilog文字規(guī)則
13.2 數(shù)據(jù)類型
13.2.1 net網(wǎng)線類型
13.2.2 register寄存器類型
13.2.3 存儲(chǔ)器類型
13.3 操作符
13.4 常用語(yǔ)句補(bǔ)充
13.4.1 initial過(guò)程語(yǔ)句使用示例
13.4.2 forever循環(huán)語(yǔ)句
13.4.3 編譯指示語(yǔ)句
13.4.4 任務(wù)和函數(shù)語(yǔ)句
13.5 用庫(kù)元件實(shí)現(xiàn)結(jié)構(gòu)描述
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
13-1 spwm脈寬調(diào)制控制系統(tǒng)設(shè)計(jì)
13-2 點(diǎn)陣型與字符型液晶顯示器驅(qū)動(dòng)控制電路設(shè)計(jì)
13-3 數(shù)字彩色液晶顯示控制電路設(shè)計(jì)
13-4 串行adc/dac控制電路設(shè)計(jì)
第14章 verilog test bench仿真
14.1 verilog行為仿真流程
14.2 verilog測(cè)試基準(zhǔn)實(shí)例
14.3 verilog test bench測(cè)試流程
14.4 verilog系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
14.4.1 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
14.4.2 預(yù)編譯語(yǔ)句
14.5 延時(shí)模型
14.5.1 #延時(shí)和門(mén)延時(shí)
14.5.2 延時(shí)說(shuō)明塊
14.6 其他仿真語(yǔ)句
14.6.1 fork_join塊語(yǔ)句
14.6.2 wait語(yǔ)句
14.6.3 force語(yǔ)句和release語(yǔ)句
14.6.4 deassign語(yǔ)句
14.7 仿真激勵(lì)信號(hào)的產(chǎn)生
14.8 verilog數(shù)字系統(tǒng)仿真
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
14-1 在modelsim上對(duì)計(jì)數(shù)器的test bench進(jìn)行仿真
14-2 在modelsim上進(jìn)行16位累加器設(shè)計(jì)仿真
附錄 eda開(kāi)發(fā)系統(tǒng)及相關(guān)軟硬件
參考文獻(xiàn)
1.1 eda技術(shù)及其發(fā)展
1.2 eda技術(shù)實(shí)現(xiàn)目標(biāo)
1.3 硬件描述語(yǔ)言verilog hdl
1.4 其他常用hdl
1.5 hdl綜合
1.6 自頂向下的設(shè)計(jì)技術(shù)
1.7 eda技術(shù)的優(yōu)勢(shì)
1.8 eda設(shè)計(jì)流程
1.8.1 設(shè)計(jì)輸入（原理圖/hdl文本編輯）
1.8.2 綜合
1.8.3 適配
1.8.4 時(shí)序仿真與功能仿真
1.8.5 編程下載
1.8.6 硬件測(cè)試
1.9 asic及其設(shè)計(jì)流程
1.9.1 asic設(shè)計(jì)簡(jiǎn)介
1.9.2 asic設(shè)計(jì)一般流程簡(jiǎn)述
1.10 常用eda工具
1.10.1 設(shè)計(jì)輸入編輯器
1.10.2 hdl綜合器
1.10.3 仿真器
1.10.4 適配器
1.10.5 下載器
1.11 quartus ii概述
1.12 ip核
1.13 eda技術(shù)發(fā)展趨勢(shì)管窺
習(xí)題
第2章 fpga與cpld的結(jié)構(gòu)原理
2.1 pld概述
2.1.1 pld的發(fā)展歷程
2.1.2 pld分類
2.2 簡(jiǎn)單pld結(jié)構(gòu)原理
2.2.1 邏輯元件符號(hào)表示
2.2.2 prom結(jié)構(gòu)原理
2.2.3 pla結(jié)構(gòu)原理
2.2.4 pal結(jié)構(gòu)原理
2.2.5 gal結(jié)構(gòu)原理
2.3 cpld的結(jié)構(gòu)原理
2.4 fpga的結(jié)構(gòu)原理
2.4.1 查找表邏輯結(jié)構(gòu)
2.4.2 cyclone iii系列器件的結(jié)構(gòu)原理
2.5 硬件測(cè)試
2.5.1 內(nèi)部邏輯測(cè)試
2.5.2 jtag邊界掃描
2.6 pld產(chǎn)品概述
2.6.1 altera公司的pld器件
2.6.2 lattice公司的pld器件
2.6.3 xilinx公司的pld器件
2.6.4 actel公司的pld器件
2.6.5 altera的fpga配置方式
2.7 cpld/fpga的編程與配置
2.7.1 cpld在系統(tǒng)編程
2.7.2 fpga配置方式
2.7.3 fpga專用配置器件
2.7.4 使用單片機(jī)配置fpga
2.7.5 使用cpld配置fpga
習(xí)題
第3章 組合電路的verilog設(shè)計(jì)
3.1 半加器電路的verilog描述
3.2 多路選擇器的verilog描述
3.2.1 4選1多路選擇器及case語(yǔ)句表述方式
3.2.2 4選1多路選擇器及assign語(yǔ)句表述方式
3.2.3 4選1多路選擇器及條件賦值語(yǔ)句表述方式
3.2.4 4選1多路選擇器及條件語(yǔ)句表述方式
3.3 verilog加法器設(shè)計(jì)
3.3.1 全加器設(shè)計(jì)及例化語(yǔ)句應(yīng)用
3.3.2 半加器的udp結(jié)構(gòu)建模描述方式
3.3.3 利用udp元件設(shè)計(jì)多路選擇器
3.3.4 8位加法器設(shè)計(jì)及算術(shù)操作符應(yīng)用
3.3.5 算術(shù)運(yùn)算操作符
3.3.6 bcd碼加法器設(shè)計(jì)
3.4 組合邏輯乘法器設(shè)計(jì)
3.4.1 參數(shù)定義關(guān)鍵詞parameter和localparam
3.4.2 整數(shù)型寄存器類型定義
3.4.3 for語(yǔ)句用法
3.4.4 移位操作符及其用法
3.4.5 兩則乘法器設(shè)計(jì)示例
3.4.6 repeat語(yǔ)句用法
3.4.7 while語(yǔ)句用法
3.4.8 parameter的參數(shù)傳遞功能
3.5 rtl概念
習(xí)題
第4章 時(shí)序仿真與硬件實(shí)現(xiàn)
4.1 verilog程序輸入與仿真測(cè)試
4.1.1 編輯和輸入設(shè)計(jì)文件
4.1.2 創(chuàng)建工程
4.1.3 全程編譯前約束項(xiàng)目設(shè)置
4.1.4 全程綜合與編譯
4.1.5 時(shí)序仿真
4.1.6 rtl圖觀察器應(yīng)用
4.2 引腳鎖定與硬件測(cè)試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 as直接編程模式
4.2.4 jtag間接編程模式
4.2.5 usb-blaster驅(qū)動(dòng)程序安裝方法
4.3 電路原理圖設(shè)計(jì)流程
4.4 利用屬性表述實(shí)現(xiàn)引腳鎖定
4.5 keep屬性應(yīng)用
4.6 signalprobe使用方法
4.7 宏模塊邏輯功能查詢
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
4-1 多路選擇器設(shè)計(jì)實(shí)驗(yàn)
4-2 8位加法器設(shè)計(jì)實(shí)驗(yàn)
4-3 8位硬件乘法器設(shè)計(jì)實(shí)驗(yàn)
4-4 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)
第5章 時(shí)序電路的verilog設(shè)計(jì)
5.1 基本時(shí)序元件的verilog表述
5.1.1 基本d觸發(fā)器及其verilog表述
5.1.2 用udp表述d觸發(fā)器
5.1.3 含異步復(fù)位和時(shí)鐘使能的d觸發(fā)器及其verilog表述
5.1.4 含同步復(fù)位控制的d觸發(fā)器及其verilog表述
5.1.5 基本鎖存器及其verilog表述
5.1.6 含清0控制的鎖存器及其verilog表述
5.1.7 異步時(shí)序電路的verilog表述特點(diǎn)
5.1.8 時(shí)鐘過(guò)程表述的特點(diǎn)和規(guī)律
5.2 二進(jìn)制計(jì)數(shù)器及其verilog表述
5.2.1 簡(jiǎn)單加法計(jì)數(shù)器及其verilog表述
5.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)
5.3 移位寄存器的verilog表述與設(shè)計(jì)
5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)
5.3.2 使用移位操作符設(shè)計(jì)移位寄存器
5.4 可預(yù)置型計(jì)數(shù)器設(shè)計(jì)
5.4.1 同步加載計(jì)數(shù)器
5.4.2 異步加載計(jì)數(shù)器
5.4.3 異步清0加載計(jì)數(shù)器
5.4.4 同步清0加載計(jì)數(shù)器
5.5 時(shí)序電路硬件設(shè)計(jì)與仿真示例
5.5.1 編輯電路、創(chuàng)建工程和仿真測(cè)試
5.5.2 fpga硬件測(cè)試
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
5-1 應(yīng)用宏模塊設(shè)計(jì)數(shù)字頻率計(jì)
5-2 計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)
5-3 數(shù)碼掃描顯示電路設(shè)計(jì)
5-4 ？煽赜(jì)數(shù)器設(shè)計(jì)
5-5 串行靜態(tài)顯示控制電路設(shè)計(jì)
5-6 高速硬件除法器設(shè)計(jì)
5-7 不同類型的移位寄存器設(shè)計(jì)
第6章 quartus ii應(yīng)用深入
6.1 signaltap ii的使用方法
6.2 編輯signaltap ii的觸發(fā)信號(hào)
6.3 fitter settings項(xiàng)設(shè)置
6.4 功能塊chip planner應(yīng)用
6.4.1 chip planner應(yīng)用流程說(shuō)明
6.4.2 chip planner說(shuō)明
6.5 synplify的應(yīng)用及接口方法
6.5.1 synplify使用流程
6.5.2 synplify pro與quartus ii接口
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
6-1 vga彩條信號(hào)顯示控制電路設(shè)計(jì)
6-2 移位相加型8位硬件乘法器設(shè)計(jì)
6-3 半整數(shù)與奇數(shù)分頻器設(shè)計(jì)
6-4 基于verilog代碼的頻率計(jì)設(shè)計(jì)
第7章 lpm宏模塊的應(yīng)用
7.1 計(jì)數(shù)器lpm宏模塊調(diào)用
7.1.1 計(jì)數(shù)器lpm模塊文本代碼的調(diào)用
7.1.2 lpm計(jì)數(shù)器代碼與參數(shù)傳遞語(yǔ)句
7.1.3 創(chuàng)建工程與仿真測(cè)試
7.2 利用屬性控制乘法器的構(gòu)建
7.3 lpm_ram宏模塊的設(shè)置與使用
7.3.1 初始化文件及其生成
7.3.2 以原理圖方式對(duì)lpm_ram進(jìn)行設(shè)置和調(diào)用
7.3.3 測(cè)試lpm_ram
7.3.4 存儲(chǔ)器的verilog代碼描述
7.3.5 存儲(chǔ)器設(shè)計(jì)的結(jié)構(gòu)控制
7.4 lpm_rom的定制和使用示例
7.4.1 lpm_rom的調(diào)用
7.4.2 簡(jiǎn)易正弦信號(hào)發(fā)生器設(shè)計(jì)
7.4.3 正弦信號(hào)發(fā)生器硬件實(shí)現(xiàn)和測(cè)試
7.5 在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用
7.6 lpm嵌入式鎖相環(huán)調(diào)用
7.7 in-system sources and probes editor使用方法
7.8 數(shù)控振蕩器核使用方法
7.9 fir核使用方法
7.10 dds實(shí)現(xiàn)原理與應(yīng)用
7.10.1 dds原理
7.10.2 dds信號(hào)發(fā)生器設(shè)計(jì)示例
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
7-1 查表式硬件運(yùn)算器設(shè)計(jì)
7-2 正弦信號(hào)發(fā)生器設(shè)計(jì)
7-3 簡(jiǎn)易邏輯分析儀設(shè)計(jì)
7-4 dds正弦信號(hào)發(fā)生器設(shè)計(jì)
7-5 移相信號(hào)發(fā)生器設(shè)計(jì)
7-6 16位×16位高速硬件乘法器設(shè)計(jì)
第8章 verilog設(shè)計(jì)深入
8.1 過(guò)程中的兩類賦值語(yǔ)句
8.1.1 未指定延時(shí)的阻塞式賦值語(yǔ)句
8.1.2 指定了延時(shí)的阻塞式賦值
8.1.3 未指定延時(shí)的非阻塞式賦值
8.1.4 指定了延時(shí)的非阻塞式賦值
8.1.5 深入認(rèn)識(shí)阻塞與非阻塞式賦值的特點(diǎn)
8.1.6 不同的賦初值方式導(dǎo)致不同綜合結(jié)果的示例
8.2 過(guò)程語(yǔ)句歸納
8.2.1 過(guò)程語(yǔ)句應(yīng)用總結(jié)
8.2.2 深入認(rèn)識(shí)不完整條件語(yǔ)句與時(shí)序電路的關(guān)系
8.3 if語(yǔ)句歸納
8.3.1 if語(yǔ)句的一般表述形式
8.3.2 關(guān)注if語(yǔ)句中的條件指示
8.4 三態(tài)與雙向端口設(shè)計(jì)
8.4.1 三態(tài)控制電路設(shè)計(jì)
8.4.2 雙向端口設(shè)計(jì)
8.4.3 三態(tài)總線控制電路設(shè)計(jì)
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
8-1 硬件消抖動(dòng)電路設(shè)計(jì)
8-2 4×4陣列鍵盤(pán)鍵信號(hào)檢測(cè)電路設(shè)計(jì)
8-3 直流電機(jī)綜合測(cè)控系統(tǒng)設(shè)計(jì)
8-4 vga簡(jiǎn)單圖像顯示控制模塊設(shè)計(jì)
8-5 樂(lè)曲硬件演奏電路設(shè)計(jì)
第9章 verilog系統(tǒng)設(shè)計(jì)優(yōu)化
9.1 資源優(yōu)化
9.1.1 資源共享
9.1.2 邏輯優(yōu)化
9.1.3 串行化
9.2 速度優(yōu)化
9.2.1 流水線設(shè)計(jì)
9.2.2 寄存器配平
9.2.3 關(guān)鍵路徑法
9.2.4 乒乓操作法
9.2.5 加法樹(shù)法
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
9-1 采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器
9-2 線性反饋移位寄存器設(shè)計(jì)
9-3 基于uart串口控制的模型電子琴設(shè)計(jì)
9-4 ps2鍵盤(pán)控制模型電子琴電路設(shè)計(jì)
9-5 am幅度調(diào)制信號(hào)發(fā)生器設(shè)計(jì)
第10章 verilog狀態(tài)機(jī)設(shè)計(jì)技術(shù)
10.1 verilog狀態(tài)機(jī)的一般形式
10.1.1 狀態(tài)機(jī)的特點(diǎn)與優(yōu)勢(shì)
10.1.2 狀態(tài)機(jī)的一般結(jié)構(gòu)
10.1.3 初始控制與表述
10.2 moore型狀態(tài)機(jī)及其設(shè)計(jì)
10.2.1 多過(guò)程結(jié)構(gòu)狀態(tài)機(jī)
10.2.2 序列檢測(cè)器及其狀態(tài)機(jī)設(shè)計(jì)
10.3 mealy型狀態(tài)機(jī)設(shè)計(jì)
10.4 狀態(tài)機(jī)圖形編輯設(shè)計(jì)
10.5 不同編碼類型狀態(tài)機(jī)
10.5.1 直接輸出型編碼
10.5.2 用宏定義語(yǔ)句定義狀態(tài)編碼
10.5.3 宏定義命令語(yǔ)句
10.5.4 順序編碼
10.5.5 一位熱碼編碼
10.5.6 狀態(tài)編碼設(shè)置
10.6 異步有限狀態(tài)機(jī)設(shè)計(jì)
10.7 安全狀態(tài)機(jī)設(shè)計(jì)
10.7.1 狀態(tài)導(dǎo)引法
10.7.2 狀態(tài)編碼監(jiān)測(cè)法
10.7.3 借助eda工具自動(dòng)生成安全狀態(tài)機(jī)
10.8 硬件數(shù)字技術(shù)排除毛刺
10.8.1 延時(shí)方式去毛刺
10.8.2 邏輯方式去毛刺
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
10-1 序列檢測(cè)器設(shè)計(jì)
10-2 adc采樣控制電路設(shè)計(jì)
10-3 數(shù)據(jù)采集模塊設(shè)計(jì)
10-4 五功能智能邏輯筆設(shè)計(jì)
第11章 16位實(shí)用cpu創(chuàng)新設(shè)計(jì)
11.1 kx9016的結(jié)構(gòu)與特色
11.2 kx9016基本硬件系統(tǒng)設(shè)計(jì)
11.2.1 單步節(jié)拍發(fā)生模塊
11.2.2 alu模塊
11.2.3 比較器模塊
11.2.4 基本寄存器與寄存器陣列組
11.2.5 移位器模塊
11.2.6 程序與數(shù)據(jù)存儲(chǔ)器模塊
11.3 kx9016v1指令系統(tǒng)設(shè)計(jì)
11.3.1 指令格式
11.3.2 指令操作碼
11.3.3 軟件程序設(shè)計(jì)實(shí)例
11.3.4 kx9016v1控制器設(shè)計(jì)
11.3.5 指令設(shè)計(jì)實(shí)例詳解
11.4 kx9016的時(shí)序仿真與硬件測(cè)試
11.4.1 時(shí)序仿真與指令執(zhí)行波形分析
11.4.2 cpu工作情況的硬件測(cè)試
11.5 kx9016應(yīng)用程序設(shè)計(jì)實(shí)例和系統(tǒng)優(yōu)化
11.5.1 乘法算法及其硬件實(shí)現(xiàn)
11.5.2 kx9016v1的硬件系統(tǒng)優(yōu)化
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
11-1 16位cpu驗(yàn)證性設(shè)計(jì)綜合實(shí)驗(yàn)
11-2 新指令設(shè)計(jì)及程序測(cè)試實(shí)驗(yàn)
11-3 16位cpu的優(yōu)化設(shè)計(jì)與創(chuàng)新
11-4 cpu創(chuàng)新設(shè)計(jì)競(jìng)賽
第12章 mcu與fpga片上系統(tǒng)開(kāi)發(fā)
12.1 fpga擴(kuò)展mcu開(kāi)發(fā)技術(shù)
12.1.1 fpga擴(kuò)展方案及其系統(tǒng)設(shè)計(jì)技術(shù)
12.1.2 基于單片機(jī)ip軟核的soc設(shè)計(jì)方案
12.2 fpga擴(kuò)展方案設(shè)計(jì)實(shí)例
12.2.1 串進(jìn)并出/并進(jìn)串出雙向端口擴(kuò)展模塊設(shè)計(jì)
12.2.2 8位四通道數(shù)據(jù)交換擴(kuò)展模塊設(shè)計(jì)
12.2.3 存儲(chǔ)器讀寫(xiě)的fpga擴(kuò)展模塊設(shè)計(jì)
12.2.4 四通道pwm信號(hào)發(fā)生器接口模塊設(shè)計(jì)
12.2.5 李薩如圖波形發(fā)生器擴(kuò)展模塊設(shè)計(jì)
12.3 基于單片機(jī)核的fpga片上系統(tǒng)設(shè)計(jì)
12.3.1 單片機(jī)擴(kuò)展串進(jìn)并出/并進(jìn)串出模塊的soc設(shè)計(jì)
12.3.2 擴(kuò)展sram模塊的片上系統(tǒng)設(shè)計(jì)
12.3.3 擴(kuò)展移相信號(hào)發(fā)生器模塊的片上系統(tǒng)設(shè)計(jì)
實(shí)驗(yàn)與設(shè)計(jì)
12-1 單片機(jī)串口擴(kuò)展fpga片上系統(tǒng)設(shè)計(jì)
12-2 單片機(jī)數(shù)據(jù)交換fpga擴(kuò)展電路設(shè)計(jì)
12-3 擴(kuò)展外部數(shù)據(jù)存儲(chǔ)器的fpga單片系統(tǒng)設(shè)計(jì)
12-4 四通道pwm信號(hào)發(fā)生器及其mcu控制系統(tǒng)設(shè)計(jì)
12-5 移相信號(hào)發(fā)生器和掃頻信號(hào)發(fā)生器的片上系統(tǒng)設(shè)計(jì)
12-6 李薩如圖波形發(fā)生器的fpga片上系統(tǒng)設(shè)計(jì)
12-7 脈寬/占空比/等精度頻率多功能測(cè)試儀設(shè)計(jì)
第13章 verilog語(yǔ)句語(yǔ)法補(bǔ)充說(shuō)明
13.1 verilog文字規(guī)則
13.2 數(shù)據(jù)類型
13.2.1 net網(wǎng)線類型
13.2.2 register寄存器類型
13.2.3 存儲(chǔ)器類型
13.3 操作符
13.4 常用語(yǔ)句補(bǔ)充
13.4.1 initial過(guò)程語(yǔ)句使用示例
13.4.2 forever循環(huán)語(yǔ)句
13.4.3 編譯指示語(yǔ)句
13.4.4 任務(wù)和函數(shù)語(yǔ)句
13.5 用庫(kù)元件實(shí)現(xiàn)結(jié)構(gòu)描述
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
13-1 spwm脈寬調(diào)制控制系統(tǒng)設(shè)計(jì)
13-2 點(diǎn)陣型與字符型液晶顯示器驅(qū)動(dòng)控制電路設(shè)計(jì)
13-3 數(shù)字彩色液晶顯示控制電路設(shè)計(jì)
13-4 串行adc/dac控制電路設(shè)計(jì)
第14章 verilog test bench仿真
14.1 verilog行為仿真流程
14.2 verilog測(cè)試基準(zhǔn)實(shí)例
14.3 verilog test bench測(cè)試流程
14.4 verilog系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
14.4.1 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
14.4.2 預(yù)編譯語(yǔ)句
14.5 延時(shí)模型
14.5.1 #延時(shí)和門(mén)延時(shí)
14.5.2 延時(shí)說(shuō)明塊
14.6 其他仿真語(yǔ)句
14.6.1 fork_join塊語(yǔ)句
14.6.2 wait語(yǔ)句
14.6.3 force語(yǔ)句和release語(yǔ)句
14.6.4 deassign語(yǔ)句
14.7 仿真激勵(lì)信號(hào)的產(chǎn)生
14.8 verilog數(shù)字系統(tǒng)仿真
習(xí)題
實(shí)驗(yàn)與設(shè)計(jì)
14-1 在modelsim上對(duì)計(jì)數(shù)器的test bench進(jìn)行仿真
14-2 在modelsim上進(jìn)行16位累加器設(shè)計(jì)仿真
附錄 eda開(kāi)發(fā)系統(tǒng)及相關(guān)軟硬件
參考文獻(xiàn)
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