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FPGA/CPLD應(yīng)用技術(shù)-第2版-(Verilog語(yǔ)言版) 版權(quán)信息
- ISBN：9787121238260
- 條形碼：9787121238260 ; 978-7-121-23826-0
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>
FPGA/CPLD應(yīng)用技術(shù)-第2版-(Verilog語(yǔ)言版) 本書特色
本書在第1版得到廣大院校老師認(rèn)可與選用的基礎(chǔ)上，按照*新的職業(yè)教育教學(xué)改革要求，結(jié)合近幾年的課程改革成果，以及作者多年的校企合作經(jīng)驗(yàn)進(jìn)行修訂編寫。全書以工作任務(wù)為導(dǎo)向，系統(tǒng)地介紹數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)環(huán)境、可編程邏輯器件的結(jié)構(gòu)和開發(fā)工具軟件、verilog hdl語(yǔ)言及其應(yīng)用、組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)、數(shù)字系統(tǒng)的驗(yàn)證、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐等。 全書共安排了24個(gè)工作任務(wù)，由工作任務(wù)入手，引入相關(guān)的知識(shí)點(diǎn)，通過技能訓(xùn)練引出相關(guān)概念、設(shè)計(jì)技巧，體現(xiàn)做中學(xué)、學(xué)中練的教學(xué)思路與職業(yè)教育特色。 本書配有電子教學(xué)課件、習(xí)題參考答案、verilog hdl代碼文件和精品課網(wǎng)站，詳見前言。
FPGA/CPLD應(yīng)用技術(shù)-第2版-(Verilog語(yǔ)言版) 內(nèi)容簡(jiǎn)介
本書在第1版得到廣大院校老師認(rèn)可與選用的基礎(chǔ)上，按照*新的職業(yè)教育教學(xué)改革要求，結(jié)合近幾年的課程改革成果，以及作者多年的校企合作經(jīng)驗(yàn)進(jìn)行修訂編寫。全書以工作任務(wù)為導(dǎo)向，系統(tǒng)地介紹數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)環(huán)境、可編程邏輯器件的結(jié)構(gòu)和開發(fā)工具軟件、Verilog HDL語(yǔ)言及其應(yīng)用、組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)、數(shù)字系統(tǒng)的驗(yàn)證、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐等。 全書共安排了24個(gè)工作任務(wù)，由工作任務(wù)入手，引入相關(guān)的知識(shí)點(diǎn)，通過技能訓(xùn)練引出相關(guān)概念、設(shè)計(jì)技巧，體現(xiàn)做中學(xué)、學(xué)中練的教學(xué)思路與職業(yè)教育特色。 本書配有電子教學(xué)課件、習(xí)題參考答案、Verilog HDL代碼文件和精品課網(wǎng)站，詳見前言。
FPGA/CPLD應(yīng)用技術(shù)-第2版-(Verilog語(yǔ)言版) 目錄
第1章 認(rèn)識(shí)數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)環(huán)境
教學(xué)導(dǎo)航
任務(wù)1 基于原理圖實(shí)現(xiàn)的基本門電路設(shè)計(jì)
1.1 quartus ⅱ集成開發(fā)環(huán)境
1.1.1 認(rèn)識(shí)quartus ⅱ集成開發(fā)環(huán)境
1.1.2 quartus ⅱ集成開發(fā)環(huán)境的設(shè)計(jì)流程
1.1.3 常用可編程邏輯器件開發(fā)環(huán)境
任務(wù)2 基于原理圖實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
1.2 可編程邏輯器件
1.2.1 什么是可編程邏輯器件
1.2.2 簡(jiǎn)單可編程邏輯器件
1.2.3 高密度可編程邏輯器件
1.2.4 可編程邏輯器件主要廠商
1.3 eda技術(shù)
1.3.1 電子系統(tǒng)設(shè)計(jì)方法
1.3.2 fpga/cpld進(jìn)行電路設(shè)計(jì)的一般流程
知識(shí)梳理與總結(jié)
習(xí)題1
第2章 verilog設(shè)計(jì)基礎(chǔ)
教學(xué)導(dǎo)航
任務(wù)3 基于hdl實(shí)現(xiàn)的基本門電路設(shè)計(jì)
2.1 verilog模塊結(jié)構(gòu)與數(shù)字系統(tǒng)設(shè)計(jì)流程
2.1.1 hdl的概念及特點(diǎn)
2.1.2 verilog電路模塊的一般結(jié)構(gòu)
2.1.3 基于verilog的系統(tǒng)設(shè)計(jì)流程
任務(wù)4 基于hdl實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
2.2 數(shù)據(jù)類型、常量及變量
2.2.1 標(biāo)識(shí)符
2.2.2 常量
2.2.3 變量及其數(shù)據(jù)類型
2.3 連續(xù)賦值語(yǔ)句及“? :”語(yǔ)句
2.3.1 持續(xù)賦值語(yǔ)句
2.3.2 “ ？ ：”語(yǔ)句
2.4 運(yùn)算符及表達(dá)式
2.4.1 運(yùn)算符
2.4.2 表達(dá)式
任務(wù)5 2位二進(jìn)制數(shù)據(jù)比較器的設(shè)計(jì)
2.5 條件語(yǔ)句
2.5.1 if條件語(yǔ)句
2.5.2 case條件語(yǔ)句
2.6 循環(huán)語(yǔ)句
2.6.1 for語(yǔ)句
2.6.2 repeat語(yǔ)句
2.6.3 while語(yǔ)句
2.6.4 forever語(yǔ)句
任務(wù)6 4選1數(shù)據(jù)選擇器的設(shè)計(jì)
2.7 verilog hdl的模塊調(diào)用
知識(shí)梳理與總結(jié)
習(xí)題2
第3章 組合邏輯電路設(shè)計(jì)
教學(xué)導(dǎo)航
任務(wù)7 三人表決器設(shè)計(jì)
3.1 組合邏輯電路設(shè)計(jì)基礎(chǔ)
3.1.1 組合邏輯電路的定義和基本特征
3.1.2 標(biāo)準(zhǔn)cmos組合邏輯電路結(jié)構(gòu)
3.1.3 典型組合邏輯電路設(shè)計(jì)方法
3.2 理解verilog的并行語(yǔ)句
任務(wù)8 一位加法器的設(shè)計(jì)
3.3 運(yùn)算部件及其設(shè)計(jì)方法
3.3.1 加法器
3.3.2 乘法器與除法器
任務(wù)9 3-8譯碼器的設(shè)計(jì)
3.4 verilog語(yǔ)言的過程及用法
3.4.1 過程塊和過程語(yǔ)句
3.4.2 過程中的阻塞賦值與非阻塞賦值
3.4.3 基于過程塊的組合邏輯建模標(biāo)準(zhǔn)
任務(wù)10 基于三態(tài)門的雙向端口設(shè)計(jì)
3.5 三態(tài)門的原理及其應(yīng)用
3.5.1 三態(tài)門電路
3.5.2 三態(tài)門電路應(yīng)用——多路選擇器設(shè)計(jì)
任務(wù)11 七段led數(shù)碼管顯示電路設(shè)計(jì)
3.6 led數(shù)碼管顯示電路及其設(shè)計(jì)方法
3.6.1 led數(shù)碼管及其顯示電路
3.6.2 動(dòng)態(tài)led數(shù)碼管顯示電路設(shè)計(jì)
知識(shí)梳理與總結(jié)
習(xí)題3
第4章 時(shí)序邏輯電路設(shè)計(jì)
教學(xué)導(dǎo)航
任務(wù)12 上升沿檢測(cè)電路設(shè)計(jì)
4.1 時(shí)序邏輯電路基本概念
4.1.1 時(shí)序邏輯電路設(shè)計(jì)中的等效模型
4.1.2 觸發(fā)器的建立時(shí)間和保持時(shí)間
4.1.3 時(shí)序分析基礎(chǔ)
4.1.4 同步電路設(shè)計(jì)規(guī)則
任務(wù)13 帶異步復(fù)位/同步置位端的d觸發(fā)器設(shè)計(jì)
4.2 d觸發(fā)器及其設(shè)計(jì)方法
任務(wù)14 計(jì)數(shù)器設(shè)計(jì)
4.3 計(jì)數(shù)器及其設(shè)計(jì)方法
4.3.1 計(jì)數(shù)器基本概念
4.3.2 計(jì)數(shù)器設(shè)計(jì)方法
任務(wù)15 分頻器設(shè)計(jì)
4.4 分頻器及其設(shè)計(jì)方法
4.4.1 2的整數(shù)次冪的分頻器設(shè)計(jì)
4.4.2 偶數(shù)分頻電路設(shè)計(jì)
4.4.3 占空比為1：16的分頻電路設(shè)計(jì)
4.4.4 奇數(shù)分頻電路設(shè)計(jì)
任務(wù)16 流水燈設(shè)計(jì)
4.5 數(shù)據(jù)寄存器及其設(shè)計(jì)方法
4.5.1 數(shù)據(jù)寄存器設(shè)計(jì)
4.5.2 移位數(shù)據(jù)寄存器設(shè)計(jì)
任務(wù)17 采用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器設(shè)計(jì)
4.6 狀態(tài)機(jī)及其設(shè)計(jì)方法
4.6.1 狀態(tài)機(jī)的基本概念
4.6.2 狀態(tài)機(jī)的幾種描述方法
知識(shí)梳理與總結(jié)
習(xí)題4
第5章 數(shù)字系統(tǒng)的驗(yàn)證
教學(xué)導(dǎo)航
任務(wù)18 跑表的設(shè)計(jì)及驗(yàn)證
5.1 modelsim仿真工具
5.2 使用modelsim進(jìn)行功能仿真
5.2.1 modelsim的運(yùn)行方式
5.2.2 modelsim仿真步驟
5.3 testbench設(shè)計(jì)方法
5.3.1 testbench基本結(jié)構(gòu)
5.3.2 簡(jiǎn)單cpu接口激勵(lì)產(chǎn)生方式
5.3.3 仿真結(jié)果分析
5.3.4 常用產(chǎn)生激勵(lì)描述方式
5.4 常用的verilog測(cè)試語(yǔ)句
知識(shí)梳理與總結(jié)
習(xí)題5
第6章 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐
任務(wù)19 簡(jiǎn)易數(shù)字鐘設(shè)計(jì)
任務(wù)20 可編程多彩霓虹燈設(shè)計(jì)
任務(wù)21 小型運(yùn)算器設(shè)計(jì)
任務(wù)22 多功能密碼鎖設(shè)計(jì)
任務(wù)23 交通燈控制器設(shè)計(jì)
任務(wù)24 智能賽道計(jì)時(shí)器設(shè)計(jì)
任務(wù)25 自動(dòng)售貨機(jī)設(shè)計(jì)
教學(xué)導(dǎo)航
任務(wù)1 基于原理圖實(shí)現(xiàn)的基本門電路設(shè)計(jì)
1.1 quartus ⅱ集成開發(fā)環(huán)境
1.1.1 認(rèn)識(shí)quartus ⅱ集成開發(fā)環(huán)境
1.1.2 quartus ⅱ集成開發(fā)環(huán)境的設(shè)計(jì)流程
1.1.3 常用可編程邏輯器件開發(fā)環(huán)境
任務(wù)2 基于原理圖實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
1.2 可編程邏輯器件
1.2.1 什么是可編程邏輯器件
1.2.2 簡(jiǎn)單可編程邏輯器件
1.2.3 高密度可編程邏輯器件
1.2.4 可編程邏輯器件主要廠商
1.3 eda技術(shù)
1.3.1 電子系統(tǒng)設(shè)計(jì)方法
1.3.2 fpga/cpld進(jìn)行電路設(shè)計(jì)的一般流程
知識(shí)梳理與總結(jié)
習(xí)題1
第2章 verilog設(shè)計(jì)基礎(chǔ)
教學(xué)導(dǎo)航
任務(wù)3 基于hdl實(shí)現(xiàn)的基本門電路設(shè)計(jì)
2.1 verilog模塊結(jié)構(gòu)與數(shù)字系統(tǒng)設(shè)計(jì)流程
2.1.1 hdl的概念及特點(diǎn)
2.1.2 verilog電路模塊的一般結(jié)構(gòu)
2.1.3 基于verilog的系統(tǒng)設(shè)計(jì)流程
任務(wù)4 基于hdl實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)
2.2 數(shù)據(jù)類型、常量及變量
2.2.1 標(biāo)識(shí)符
2.2.2 常量
2.2.3 變量及其數(shù)據(jù)類型
2.3 連續(xù)賦值語(yǔ)句及“? :”語(yǔ)句
2.3.1 持續(xù)賦值語(yǔ)句
2.3.2 “ ？ ：”語(yǔ)句
2.4 運(yùn)算符及表達(dá)式
2.4.1 運(yùn)算符
2.4.2 表達(dá)式
任務(wù)5 2位二進(jìn)制數(shù)據(jù)比較器的設(shè)計(jì)
2.5 條件語(yǔ)句
2.5.1 if條件語(yǔ)句
2.5.2 case條件語(yǔ)句
2.6 循環(huán)語(yǔ)句
2.6.1 for語(yǔ)句
2.6.2 repeat語(yǔ)句
2.6.3 while語(yǔ)句
2.6.4 forever語(yǔ)句
任務(wù)6 4選1數(shù)據(jù)選擇器的設(shè)計(jì)
2.7 verilog hdl的模塊調(diào)用
知識(shí)梳理與總結(jié)
習(xí)題2
第3章 組合邏輯電路設(shè)計(jì)
教學(xué)導(dǎo)航
任務(wù)7 三人表決器設(shè)計(jì)
3.1 組合邏輯電路設(shè)計(jì)基礎(chǔ)
3.1.1 組合邏輯電路的定義和基本特征
3.1.2 標(biāo)準(zhǔn)cmos組合邏輯電路結(jié)構(gòu)
3.1.3 典型組合邏輯電路設(shè)計(jì)方法
3.2 理解verilog的并行語(yǔ)句
任務(wù)8 一位加法器的設(shè)計(jì)
3.3 運(yùn)算部件及其設(shè)計(jì)方法
3.3.1 加法器
3.3.2 乘法器與除法器
任務(wù)9 3-8譯碼器的設(shè)計(jì)
3.4 verilog語(yǔ)言的過程及用法
3.4.1 過程塊和過程語(yǔ)句
3.4.2 過程中的阻塞賦值與非阻塞賦值
3.4.3 基于過程塊的組合邏輯建模標(biāo)準(zhǔn)
任務(wù)10 基于三態(tài)門的雙向端口設(shè)計(jì)
3.5 三態(tài)門的原理及其應(yīng)用
3.5.1 三態(tài)門電路
3.5.2 三態(tài)門電路應(yīng)用——多路選擇器設(shè)計(jì)
任務(wù)11 七段led數(shù)碼管顯示電路設(shè)計(jì)
3.6 led數(shù)碼管顯示電路及其設(shè)計(jì)方法
3.6.1 led數(shù)碼管及其顯示電路
3.6.2 動(dòng)態(tài)led數(shù)碼管顯示電路設(shè)計(jì)
知識(shí)梳理與總結(jié)
習(xí)題3
第4章 時(shí)序邏輯電路設(shè)計(jì)
教學(xué)導(dǎo)航
任務(wù)12 上升沿檢測(cè)電路設(shè)計(jì)
4.1 時(shí)序邏輯電路基本概念
4.1.1 時(shí)序邏輯電路設(shè)計(jì)中的等效模型
4.1.2 觸發(fā)器的建立時(shí)間和保持時(shí)間
4.1.3 時(shí)序分析基礎(chǔ)
4.1.4 同步電路設(shè)計(jì)規(guī)則
任務(wù)13 帶異步復(fù)位/同步置位端的d觸發(fā)器設(shè)計(jì)
4.2 d觸發(fā)器及其設(shè)計(jì)方法
任務(wù)14 計(jì)數(shù)器設(shè)計(jì)
4.3 計(jì)數(shù)器及其設(shè)計(jì)方法
4.3.1 計(jì)數(shù)器基本概念
4.3.2 計(jì)數(shù)器設(shè)計(jì)方法
任務(wù)15 分頻器設(shè)計(jì)
4.4 分頻器及其設(shè)計(jì)方法
4.4.1 2的整數(shù)次冪的分頻器設(shè)計(jì)
4.4.2 偶數(shù)分頻電路設(shè)計(jì)
4.4.3 占空比為1：16的分頻電路設(shè)計(jì)
4.4.4 奇數(shù)分頻電路設(shè)計(jì)
任務(wù)16 流水燈設(shè)計(jì)
4.5 數(shù)據(jù)寄存器及其設(shè)計(jì)方法
4.5.1 數(shù)據(jù)寄存器設(shè)計(jì)
4.5.2 移位數(shù)據(jù)寄存器設(shè)計(jì)
任務(wù)17 采用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器設(shè)計(jì)
4.6 狀態(tài)機(jī)及其設(shè)計(jì)方法
4.6.1 狀態(tài)機(jī)的基本概念
4.6.2 狀態(tài)機(jī)的幾種描述方法
知識(shí)梳理與總結(jié)
習(xí)題4
第5章 數(shù)字系統(tǒng)的驗(yàn)證
教學(xué)導(dǎo)航
任務(wù)18 跑表的設(shè)計(jì)及驗(yàn)證
5.1 modelsim仿真工具
5.2 使用modelsim進(jìn)行功能仿真
5.2.1 modelsim的運(yùn)行方式
5.2.2 modelsim仿真步驟
5.3 testbench設(shè)計(jì)方法
5.3.1 testbench基本結(jié)構(gòu)
5.3.2 簡(jiǎn)單cpu接口激勵(lì)產(chǎn)生方式
5.3.3 仿真結(jié)果分析
5.3.4 常用產(chǎn)生激勵(lì)描述方式
5.4 常用的verilog測(cè)試語(yǔ)句
知識(shí)梳理與總結(jié)
習(xí)題5
第6章 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐
任務(wù)19 簡(jiǎn)易數(shù)字鐘設(shè)計(jì)
任務(wù)20 可編程多彩霓虹燈設(shè)計(jì)
任務(wù)21 小型運(yùn)算器設(shè)計(jì)
任務(wù)22 多功能密碼鎖設(shè)計(jì)
任務(wù)23 交通燈控制器設(shè)計(jì)
任務(wù)24 智能賽道計(jì)時(shí)器設(shè)計(jì)
任務(wù)25 自動(dòng)售貨機(jī)設(shè)計(jì)
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FPGA/CPLD應(yīng)用技術(shù)-第2版-(Verilog語(yǔ)言版) 作者簡(jiǎn)介
王靜霞，女，碩士，副教授，高級(jí)技師，高級(jí)考評(píng)員，中國(guó)電子學(xué)會(huì)高級(jí)會(huì)員，深圳職業(yè)技術(shù)學(xué)院電子與通信工程學(xué)院骨干教師，1994年畢業(yè)后長(zhǎng)期擔(dān)任單片機(jī)應(yīng)用技術(shù)、微機(jī)原理、數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)等課程的教學(xué)和科研工作；2001年在深圳市所羅門慶成集成電路有限公司完成“超聲波汽車倒泊防撞報(bào)警器”項(xiàng)目的開發(fā)設(shè)計(jì)與研究；2002年完成教育部課題《微型計(jì)算機(jī)原理及應(yīng)用》新世紀(jì)網(wǎng)絡(luò)課程建設(shè)項(xiàng)目；2005年在美國(guó)博伊西州立大學(xué)電子系擔(dān)任訪問學(xué)者一年，參與美國(guó)FAA(聯(lián)邦航空管理局)“Ce rlter of Excellerlee for Airliner Cabirl Erivirorlmerll Researctl(ACER)”項(xiàng)目研究；2012年主持完成單片機(jī)國(guó)家精品資源共享課建設(shè)項(xiàng)目；自2006年至今主持完成學(xué)校資助科研項(xiàng)目、企業(yè)委托開發(fā)項(xiàng)目和教學(xué)研究項(xiàng)目多項(xiàng)；先后榮獲第10屆中國(guó)國(guó)際高新技術(shù)成果交易會(huì)優(yōu)秀產(chǎn)品獎(jiǎng)和優(yōu)秀項(xiàng)目推廣獎(jiǎng)、教育部“全國(guó)普通高校優(yōu)秀教材”二等獎(jiǎng)、“全國(guó)優(yōu)秀職教文章”三等獎(jiǎng)、教育部精品教材、中國(guó)電子教育學(xué)會(huì)優(yōu)秀教材，以及各類教學(xué)研究獎(jiǎng)30多項(xiàng)。撰寫著作7本，發(fā)表科研論文10篇。
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