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數(shù)字電路應(yīng)用

出版社：上海大學(xué)出版社出版時(shí)間：2015-11-01
開本： 16開 頁數(shù)： 224
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數(shù)字電路應(yīng)用 版權(quán)信息

數(shù)字電路應(yīng)用 本書特色

唐智杰、朱方文編*的《數(shù)字電路應(yīng)用》以“從基礎(chǔ)理論出發(fā)，以實(shí)際應(yīng)用為切入點(diǎn)，教學(xué)與實(shí)踐相結(jié)合”為主線，采用從簡單到復(fù)雜，從一般到特殊的演繹方法，主要講述數(shù)字電路基礎(chǔ)知識(shí)、大規(guī)模集成電路設(shè)計(jì)與應(yīng)用、Verilog HDL語言設(shè)計(jì)方法和 Quartus Ⅱ應(yīng)用軟件的使用技術(shù)。同時(shí)，本教材引進(jìn)實(shí)例設(shè)計(jì)與實(shí)驗(yàn)環(huán)節(jié)，方便有效地通過計(jì)算機(jī)來實(shí)現(xiàn)多個(gè)實(shí)例的設(shè)計(jì)與驗(yàn)證，加深學(xué)生對(duì)概念、方法和應(yīng)用技巧的理解，并能夠加以應(yīng)用。本教材結(jié)構(gòu)清楚、層次分明、重點(diǎn)突出，注重理論與實(shí)踐相結(jié)合。
本教材可作為高等工科院校電子技術(shù)、自動(dòng)控制及相近專業(yè)本科高年級(jí)學(xué)生和研究生的教材，也作為廣大科研工作者、工程技術(shù)人員以及高等院校教師的參考書。

數(shù)字電路應(yīng)用 內(nèi)容簡介

本書主要講述數(shù)字電路基礎(chǔ)知識(shí)、大規(guī)模集成電路設(shè)計(jì)與應(yīng)用、Verilog HDL語言設(shè)計(jì)方法和Quartus Ⅱ應(yīng)用軟件的使用技術(shù)。全書分為八章，內(nèi)容包括：數(shù)字電路基礎(chǔ)、邏輯電路、大規(guī)模數(shù)字集成電路、基礎(chǔ)應(yīng)用實(shí)例等。

數(shù)字電路應(yīng)用 目錄

第1章 緒論 1.1 什么是數(shù)字電路 1.2 數(shù)字電路的發(fā)展及應(yīng)用 1.3 數(shù)字電路設(shè)計(jì)方法 1.4 課程應(yīng)用模型第2章 數(shù)字電路基礎(chǔ) 2.1 數(shù)制和碼制 2.1.1 基本概念 2.1.2 二進(jìn)制與十進(jìn)制 2.1.3 八進(jìn)制與十六進(jìn)制 2.1.4 碼制 2.2 邏輯代數(shù)基礎(chǔ) 2.2.1 邏輯運(yùn)算 2.2.2 基本規(guī)則 2.3 邏輯函數(shù) 2.3.1 邏輯函數(shù)及其表示方法 2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)形式 2.3.3 邏輯函數(shù)的代數(shù)化簡 2.3.4 卡諾圖化簡法 習(xí)題第3章 邏輯電路 3.1 門電路 3.1.1 基本門電路 3.1.2 常用集成門電路 3.2 組合邏輯電路 3.2.1 組合電路的分析和設(shè)計(jì) 3.2.2 組合邏輯電路的競(jìng)爭與冒險(xiǎn) 3.2.3 常用的集成組合邏輯電路 3.3 時(shí)序邏輯電路 3.3.1 觸發(fā)器 3.3.2 典型觸發(fā)器 3.3.3 典型集成觸發(fā)器 3.3.4 時(shí)序邏輯電路的分類 3.3.5 同步時(shí)序邏輯電路分析與設(shè)計(jì) 3.3.6 異步時(shí)序邏輯電路的分析與設(shè)計(jì) 3.3.7 計(jì)數(shù)器 3.3.8 寄存器 習(xí)題第4章 大規(guī)模數(shù)字集成電路 4.1 半導(dǎo)體存儲(chǔ)器 4.1.1 只讀存儲(chǔ)器 4.1.2 隨機(jī)存儲(chǔ)器 4.2 可編程邏輯器件 4.2.1 簡單可編程邏輯器件 4.2.2 復(fù)雜可編程邏輯器件(CPLD) 4.2.3 現(xiàn)場(chǎng)可編程門陣列(FPGA) 4.3 常用CPLD/FPGA器件 4.3.1 Altera公司產(chǎn)品 4.3.2 Xilinx公司產(chǎn)品 4.3.3 Lattice公司產(chǎn)品 習(xí)題第5章 Verilog HDL數(shù)字設(shè)計(jì)基礎(chǔ) 5.1 Verilog HDL簡介 5.2 語法基本要素 5.3 模塊的結(jié)構(gòu) 5.3.1 模塊的介紹 5.3.2 模塊的調(diào)用 5.4 數(shù)據(jù)類型與表達(dá)式 5.4.1 線網(wǎng)型變量 5.4.2 寄存器型變量 5.5 運(yùn)算符 5.5.1 操作數(shù) 5.5.2 Verilog HDL的運(yùn)算符 5.6 賦值語句 5.6.1 連續(xù)賦值語句 5.6.2 線網(wǎng)聲明賦值 5.6.3 過程賦值語句 5.7 結(jié)構(gòu)說明語句 5.8 條件語句 5.8.1 if-else語句 5.8.2 case語句 5.9 循環(huán)語句 5.9.1 forever循環(huán)語句 5.9.2 repeat循環(huán)語句 5.9.3 While循環(huán)語句 5.9.4 for循環(huán)語句 5.10 塊語句 5. 10.1 順序語句塊 5. 10.2 并行語句塊 5.11 結(jié)構(gòu)語句 5.11.1 initial語句 5.11.2 always語句 5.12 系統(tǒng)任務(wù) 5.12.1 任務(wù) 5.12.2 任務(wù)定義 5.12.3 任務(wù)調(diào)用 5.13 函數(shù)語句 5.13.1 函數(shù)定義 5.13.2 函數(shù)調(diào)用 5.13.3 函數(shù)的使用規(guī)則 5.13.4 task和function的區(qū)別 5.14 常用的系統(tǒng)任務(wù)和函數(shù) 5.14.1 $display和$write 5.14.2 系統(tǒng)任務(wù)$monitor 5.14.3 系統(tǒng)函數(shù)$time和$realtime 5.14.4 系統(tǒng)任務(wù)$finish和$stop 5.14.5 系統(tǒng)任務(wù)$readmem 5.14.6 系統(tǒng)任務(wù)$random 5.14.7 文件輸入／輸出任務(wù) 5.15 編譯預(yù)處理 5.15.1 'define和'undef. 5.15.2 'ifdef、'else和'endif 5.15.3 'default_nettype 5.15.4 'include- 5.15.5 'resetall 5.15.6 'timescale 5.15.7 'unconnected_drive和'nounconnected_driw 習(xí)題第6章 Quartus Ⅱ功能及應(yīng)用 6.1 Quartus Ⅱ軟件簡介及特點(diǎn) 6.2 Quartus Ⅱ軟件開發(fā)流程 6.2.1 設(shè)計(jì)輸入 6.2.2 綜合 6.2.3 布局布線 6.2.4 編譯和配置 6.2.5 仿真 6.2.6 調(diào)試 6.2.7 系統(tǒng)級(jí)設(shè)計(jì) 6.3 Quartus Ⅱ軟件的使用舉例 6.3.1 創(chuàng)建Quartus Ⅱ工程 6.3.2 設(shè)計(jì)輸入 6.3.3 工程配置及時(shí)序約束 6.3.4 編譯 6.3.5 器件與引腳設(shè)定 6.3.6 功能仿真 6.3.7 時(shí)序仿真 6.3.8 機(jī)器編程和配置 6.4 Quartus Ⅱ下載及安裝建議第7章 基礎(chǔ)應(yīng)用實(shí)例 7.1 基本門電路設(shè)計(jì)實(shí)例 7.1.1 基本邏輯門 7.1.2 三態(tài)門電路 7.1.3 總線緩沖器 7.2 組合邏輯電路設(shè)計(jì)實(shí)例 7.2.1 邏輯函數(shù)的實(shí)現(xiàn) 7.2.2 多路數(shù)據(jù)選擇器 7.2.3 數(shù)據(jù)分配器 7.2.4 比較器 7.2.5 優(yōu)先編碼器 7.2.6 3線-8線譯碼器 7.2.7 BCD-七段顯示譯碼器 7.2.8 碼制轉(zhuǎn)換器 7.3 加法器 7.3.1 半加器 7.3.2 全加器 7.4 減法器 7.4.1 半減器 7.4.2 全減器 7.5 時(shí)序邏輯電路設(shè)計(jì)實(shí)例 7.5.1 觸發(fā)器 7.5.2 計(jì)數(shù)器 7.5.3 寄存器 7.5.4 移位寄存器第8章 高級(jí)應(yīng)用實(shí)例 8.1 投票表決器 8.1.1 功能要求 8.1.2 設(shè)計(jì)實(shí)現(xiàn) 8.1.3 仿真結(jié)果 8.2 序列信號(hào)發(fā)生器 8.2.1 功能要求 8.2.2 設(shè)計(jì)實(shí)現(xiàn) 8.2.3 仿真結(jié)果 8.3 分頻器 8.3.1 功能要求 8.3.2 設(shè)計(jì)實(shí)現(xiàn) 8.3.3 仿真結(jié)果 8.4 交通燈控制器 8.4.1 功能要求 8.4.2 設(shè)計(jì)實(shí)現(xiàn) 8.4.3 仿真結(jié)果 8.5 顆粒物罐裝系統(tǒng) 8.5.1 功能要求 8.5.2 設(shè)計(jì)實(shí)現(xiàn) 8.5.3 仿真結(jié)果附錄A 參考系統(tǒng)硬件原理圖附錄B 參考系統(tǒng)管腳對(duì)應(yīng)表參考文獻(xiàn)第1章 緒論 1.1 什么是數(shù)字電路 1.2 數(shù)字電路的發(fā)展及應(yīng)用 1.3 數(shù)字電路設(shè)計(jì)方法 1.4 課程應(yīng)用模型 第2章 數(shù)字電路基礎(chǔ) 2.1 數(shù)制和碼制 2.1.1 基本概念 2.1.2 二進(jìn)制與十進(jìn)制 2.1.3 八進(jìn)制與十六進(jìn)制 2.1.4 碼制 2.2 邏輯代數(shù)基礎(chǔ) 2.2.1 邏輯運(yùn)算 2.2.2 基本規(guī)則 2.3 邏輯函數(shù) 2.3.1 邏輯函數(shù)及其表示方法 2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)形式 2.3.3 邏輯函數(shù)的代數(shù)化簡 2.3.4 卡諾圖化簡法 習(xí)題 第3章 邏輯電路 3.1 門電路 3.1.1 基本門電路 3.1.2 常用集成門電路 3.2 組合邏輯電路 3.2.1 組合電路的分析和設(shè)計(jì) 3.2.2 組合邏輯電路的競(jìng)爭與冒險(xiǎn) 3.2.3 常用的集成組合邏輯電路 3.3 時(shí)序邏輯電路 3.3.1 觸發(fā)器 3.3.2 典型觸發(fā)器 3.3.3 典型集成觸發(fā)器 3.3.4 時(shí)序邏輯電路的分類 3.3.5 同步時(shí)序邏輯電路分析與設(shè)計(jì) 3.3.6 異步時(shí)序邏輯電路的分析與設(shè)計(jì) 3.3.7 計(jì)數(shù)器 3.3.8 寄存器 習(xí)題 第4章 大規(guī)模數(shù)字集成電路 4.1 半導(dǎo)體存儲(chǔ)器 4.1.1 只讀存儲(chǔ)器 4.1.2 隨機(jī)存儲(chǔ)器 4.2 可編程邏輯器件 4.2.1 簡單可編程邏輯器件 4.2.2 復(fù)雜可編程邏輯器件(CPLD) 4.2.3 現(xiàn)場(chǎng)可編程門陣列(FPGA) 4.3 常用CPLD/FPGA器件 4.3.1 Altera公司產(chǎn)品 4.3.2 Xilinx公司產(chǎn)品 4.3.3 Lattice公司產(chǎn)品 習(xí)題 第5章 Verilog HDL數(shù)字設(shè)計(jì)基礎(chǔ) 5.1 Verilog HDL簡介 5.2 語法基本要素 5.3 模塊的結(jié)構(gòu) 5.3.1 模塊的介紹 5.3.2 模塊的調(diào)用 5.4 數(shù)據(jù)類型與表達(dá)式 5.4.1 線網(wǎng)型變量 5.4.2 寄存器型變量 5.5 運(yùn)算符 5.5.1 操作數(shù) 5.5.2 Verilog HDL的運(yùn)算符 5.6 賦值語句 5.6.1 連續(xù)賦值語句 5.6.2 線網(wǎng)聲明賦值 5.6.3 過程賦值語句 5.7 結(jié)構(gòu)說明語句 5.8 條件語句 5.8.1 if-else語句 5.8.2 case語句 5.9 循環(huán)語句 5.9.1 forever循環(huán)語句 5.9.2 repeat循環(huán)語句 5.9.3 While循環(huán)語句 5.9.4 for循環(huán)語句 5.10 塊語句 5. 10.1 順序語句塊 5. 10.2 并行語句塊 5.11 結(jié)構(gòu)語句 5.11.1 initial語句 5.11.2 always語句 5.12 系統(tǒng)任務(wù) 5.12.1 任務(wù) 5.12.2 任務(wù)定義 5.12.3 任務(wù)調(diào)用 5.13 函數(shù)語句 5.13.1 函數(shù)定義 5.13.2 函數(shù)調(diào)用 5.13.3 函數(shù)的使用規(guī)則 5.13.4 task和function的區(qū)別 5.14 常用的系統(tǒng)任務(wù)和函數(shù) 5.14.1 $display和$write 5.14.2 系統(tǒng)任務(wù)$monitor 5.14.3 系統(tǒng)函數(shù)$time和$realtime 5.14.4 系統(tǒng)任務(wù)$finish和$stop 5.14.5 系統(tǒng)任務(wù)$readmem 5.14.6 系統(tǒng)任務(wù)$random 5.14.7 文件輸入／輸出任務(wù) 5.15 編譯預(yù)處理 5.15.1 'define和'undef. 5.15.2 'ifdef、'else和'endif 5.15.3 'default_nettype 5.15.4 'include- 5.15.5 'resetall 5.15.6 'timescale 5.15.7 'unconnected_drive和'nounconnected_driw 習(xí)題 第6章 Quartus Ⅱ功能及應(yīng)用 6.1 Quartus Ⅱ軟件簡介及特點(diǎn) 6.2 Quartus Ⅱ軟件開發(fā)流程 6.2.1 設(shè)計(jì)輸入 6.2.2 綜合 6.2.3 布局布線 6.2.4 編譯和配置 6.2.5 仿真 6.2.6 調(diào)試 6.2.7 系統(tǒng)級(jí)設(shè)計(jì) 6.3 Quartus Ⅱ軟件的使用舉例 6.3.1 創(chuàng)建Quartus Ⅱ工程 6.3.2 設(shè)計(jì)輸入 6.3.3 工程配置及時(shí)序約束 6.3.4 編譯 6.3.5 器件與引腳設(shè)定 6.3.6 功能仿真 6.3.7 時(shí)序仿真 6.3.8 機(jī)器編程和配置 6.4 Quartus Ⅱ下載及安裝建議 第7章 基礎(chǔ)應(yīng)用實(shí)例 7.1 基本門電路設(shè)計(jì)實(shí)例 7.1.1 基本邏輯門 7.1.2 三態(tài)門電路 7.1.3 總線緩沖器 7.2 組合邏輯電路設(shè)計(jì)實(shí)例 7.2.1 邏輯函數(shù)的實(shí)現(xiàn) 7.2.2 多路數(shù)據(jù)選擇器 7.2.3 數(shù)據(jù)分配器 7.2.4 比較器 7.2.5 優(yōu)先編碼器 7.2.6 3線-8線譯碼器 7.2.7 BCD-七段顯示譯碼器 7.2.8 碼制轉(zhuǎn)換器 7.3 加法器 7.3.1 半加器 7.3.2 全加器 7.4 減法器 7.4.1 半減器 7.4.2 全減器 7.5 時(shí)序邏輯電路設(shè)計(jì)實(shí)例 7.5.1 觸發(fā)器 7.5.2 計(jì)數(shù)器 7.5.3 寄存器 7.5.4 移位寄存器 第8章 高級(jí)應(yīng)用實(shí)例 8.1 投票表決器 8.1.1 功能要求 8.1.2 設(shè)計(jì)實(shí)現(xiàn) 8.1.3 仿真結(jié)果 8.2 序列信號(hào)發(fā)生器 8.2.1 功能要求 8.2.2 設(shè)計(jì)實(shí)現(xiàn) 8.2.3 仿真結(jié)果 8.3 分頻器 8.3.1 功能要求 8.3.2 設(shè)計(jì)實(shí)現(xiàn) 8.3.3 仿真結(jié)果 8.4 交通燈控制器 8.4.1 功能要求 8.4.2 設(shè)計(jì)實(shí)現(xiàn) 8.4.3 仿真結(jié)果 8.5 顆粒物罐裝系統(tǒng) 8.5.1 功能要求 8.5.2 設(shè)計(jì)實(shí)現(xiàn) 8.5.3 仿真結(jié)果 附錄A 參考系統(tǒng)硬件原理圖 附錄B 參考系統(tǒng)管腳對(duì)應(yīng)表 參考文獻(xiàn) 信息
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