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納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí)

納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí)

出版社：清華大學(xué)出版社出版時(shí)間：2018-06-01
開(kāi)本： 其他 頁(yè)數(shù)： 181
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納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí) 版權(quán)信息

納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí) 本書特色

本書主要涉及在納米工藝下較為嚴(yán)重的晶體管老化效應(yīng)——負(fù)偏置溫度不穩(wěn)定性和制造過(guò)程中引起的參數(shù)偏差。介紹了參數(shù)偏差效應(yīng)產(chǎn)生的物理機(jī)制及對(duì)電路服役期可靠性的影響，并提出了從電路級(jí)到系統(tǒng)級(jí)的相應(yīng)的分析、預(yù)測(cè)和優(yōu)化方法。

納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí) 內(nèi)容簡(jiǎn)介

本書主要涉及在納米工藝下較為嚴(yán)重的晶體管老化效應(yīng)——負(fù)偏置溫度不穩(wěn)定性和制造過(guò)程中引起的參數(shù)偏差。介紹了參數(shù)偏差效應(yīng)產(chǎn)生的物理機(jī)制及對(duì)電路服役期可靠性的影響，并提出了從電路級(jí)到系統(tǒng)級(jí)的相應(yīng)的分析、預(yù)測(cè)和優(yōu)化方法。

納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí) 目錄

目錄

第1章緒論

1．1工藝偏差

1．2NBTI效應(yīng)

1．3章節(jié)組織結(jié)構(gòu)

**部分電路級(jí)參數(shù)偏差分析和優(yōu)化


第2章國(guó)內(nèi)外研究現(xiàn)狀

2．1硅前老化分析和預(yù)測(cè)

2．1．1反應(yīng)擴(kuò)散模型

2．1．2基于額定參數(shù)值的NBTI模型

2．1．3考慮工藝偏差的老化統(tǒng)計(jì)模型和分析

2．2在線電路老化預(yù)測(cè)

2．2．1基于時(shí)延監(jiān)測(cè)原理的在線老化預(yù)測(cè)方法

2．2．2超速時(shí)延測(cè)試

2．2．3基于測(cè)量漏電變化原理的在線老化預(yù)測(cè)方法

2．3相關(guān)的優(yōu)化方法

2．3．1電路級(jí)優(yōu)化

2．3．2體系結(jié)構(gòu)級(jí)優(yōu)化

第3章面向工作負(fù)載的電路老化分析和預(yù)測(cè)

3．1老化分析和預(yù)測(cè)方法概述

3．2關(guān)鍵通路和關(guān)鍵門的識(shí)別

3．2．1潛在關(guān)鍵通路識(shí)別

3．2．2潛在關(guān)鍵通路的精簡(jiǎn)

3．2．3關(guān)鍵門的識(shí)別

3．3占空比的求解

3．3．1時(shí)延約束

3．3．2占空比取值約束

3．4實(shí)驗(yàn)及結(jié)果分析

3．5本章小結(jié)

第4章電路老化的統(tǒng)計(jì)預(yù)測(cè)和優(yōu)化

4．1硅前電路老化的統(tǒng)計(jì)預(yù)測(cè)和優(yōu)化

4．1．1門級(jí)老化統(tǒng)計(jì)模型

4．1．2統(tǒng)計(jì)關(guān)鍵門的識(shí)別

4．1．3門設(shè)計(jì)尺寸縮放算法

4．1．4實(shí)驗(yàn)及結(jié)果分析

4．2硅前和硅后協(xié)同的電路老化統(tǒng)計(jì)分析和預(yù)測(cè)

4．2．1方法概述

4．2．2目標(biāo)通路的識(shí)別

4．2．3硅后學(xué)習(xí)

4．2．4實(shí)驗(yàn)及結(jié)果分析

4．3本章小結(jié)

第5章在線電路老化預(yù)測(cè)

5．1基于時(shí)延監(jiān)測(cè)原理的在線電路老化預(yù)測(cè)方法

5．1．1雙功能時(shí)鐘信號(hào)生成電路

5．1．2抗工藝偏差影響的設(shè)計(jì)考慮

5．1．3實(shí)驗(yàn)及結(jié)果分析

5．1．4本節(jié)小結(jié)

5．2基于測(cè)量漏電變化原理的在線電路老化預(yù)測(cè)方法

5．2．1漏電變化與時(shí)延變化之間相關(guān)性的刻畫

5．2．2漏電變化的測(cè)量

5．2．3實(shí)驗(yàn)及結(jié)果分析

5．2．4本節(jié)小結(jié)

第6章多向量方法優(yōu)化電路老化和漏電

6．1單獨(dú)優(yōu)化NBTI效應(yīng)導(dǎo)致的電路老化

6．1．1控制向量的生成

6．1．2*佳占空比的求解

6．1．3硬件實(shí)現(xiàn)

6．1．4實(shí)驗(yàn)及結(jié)果分析

6．2電路老化和靜態(tài)漏電的協(xié)同優(yōu)化

6．2．1協(xié)同優(yōu)化模型

6．2．2*佳占空比的求解

6．2．3實(shí)驗(yàn)及結(jié)果分析

6．3本章小結(jié)

第二部分系統(tǒng)級(jí)參數(shù)偏差分析和優(yōu)化


第7章參數(shù)偏差在系統(tǒng)級(jí)的表現(xiàn)和影響

7．1參數(shù)偏差對(duì)于多核處理器性能的影響

7．2基于電壓/頻率島的全局異步局部同步設(shè)計(jì)方法

第8章相關(guān)的國(guó)內(nèi)外研究現(xiàn)狀

8．1系統(tǒng)級(jí)偏差建模和分析方法

8．2基于全局異步局部同步設(shè)計(jì)的系統(tǒng)級(jí)偏差優(yōu)化方法

第9章參數(shù)良品率感知的多處理器片上系統(tǒng)能耗統(tǒng)計(jì)優(yōu)化方法

9．1背景知識(shí)介紹

9．1．1目標(biāo)平臺(tái)與應(yīng)用

9．1．2能耗模型

9．1．3延遲模型

9．1．4統(tǒng)計(jì)任務(wù)調(diào)度

9．2統(tǒng)計(jì)能耗優(yōu)化方法

9．2．1問(wèn)題歸納

9．2．2優(yōu)化方法概述

9．2．3統(tǒng)計(jì)偏差模擬

9．2．4統(tǒng)計(jì)能耗優(yōu)化

9．2．5統(tǒng)計(jì)任務(wù)調(diào)度和操作電壓配置

9．2．6統(tǒng)計(jì)電壓/頻率島劃分

9．3實(shí)驗(yàn)數(shù)據(jù)及分析

9．3．1實(shí)驗(yàn)環(huán)境

9．3．2實(shí)驗(yàn)結(jié)果

9．4本章小結(jié)

第10章面向三維多核片上系統(tǒng)的熱感知硅后能耗優(yōu)化方法

10．1背景知識(shí)介紹

10．1．1目標(biāo)平臺(tái)與應(yīng)用

10．1．2面向三維SoC的能耗模型和延遲模型

10．1．3三維熱模型

10．1．4面向三維芯片的統(tǒng)計(jì)偏差模擬

10．2優(yōu)化框架

10．2．1能效感知的任務(wù)調(diào)度

10．2．2任務(wù)遷移算法

10．3實(shí)驗(yàn)結(jié)果及分析

10．3．1實(shí)驗(yàn)配置及說(shuō)明

10．3．2實(shí)驗(yàn)結(jié)果

10．4結(jié)論

參考文獻(xiàn)
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納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級(jí)到系統(tǒng)級(jí) 作者簡(jiǎn)介

靳松：博士，副教授，碩士生導(dǎo)師。2007.9-2011.7 在中科院計(jì)算所攻讀博士學(xué)位。畢業(yè)后進(jìn)入華北電力大學(xué)電氣與電子工程學(xué)院電子與通信工程系任教。研究方向?yàn)榭煽坑?jì)算，大規(guī)模集成電路設(shè)計(jì)、測(cè)試及驗(yàn)證。講授數(shù)字電子技術(shù)基礎(chǔ)和嵌入式系統(tǒng)設(shè)計(jì)課程。作為負(fù)責(zé)人主持國(guó)家自然科學(xué)基金一項(xiàng)、河北省自然科學(xué)基金兩項(xiàng)、橫向課題若干。發(fā)表SCI檢索論文十余篇，EI檢索期刊和會(huì)議論文三十余篇。
韓銀和：博士，研究員。2006年在中科院計(jì)算所獲得博士學(xué)位并進(jìn)入中科院計(jì)算所計(jì)算機(jī)體系結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室工作。主持多項(xiàng)國(guó)家“863”和自然科學(xué)基金項(xiàng)目，迄今在國(guó)際國(guó)內(nèi)有影響的期刊和會(huì)議上發(fā)表論文70余篇。

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