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計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利
計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利
開本：
16開
頁數(shù)：
653
本類榜單：教材銷量榜
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計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利 版權(quán)信息
- ISBN：9787111629412
- 條形碼：9787111629412 ; 978-7-111-62941-2
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利 本書特色
本書為讀者提供了高級(jí)（HDL）、低級(jí)（電子電路）以及完整的“各種中間級(jí)”（門電路、觸發(fā)器和一些較高級(jí)的數(shù)字設(shè)計(jì)構(gòu)件）層次的基礎(chǔ)知識(shí)，介紹了與組合電路、時(shí)序電路等相關(guān)的各方面內(nèi)容（涉及數(shù)制編碼、Verilog模塊、狀態(tài)機(jī)、FPGA、ROM、RAM以及CMOS邏輯系列等），并提供了大量的設(shè)計(jì)實(shí)例以及具有指導(dǎo)意義的習(xí)題。
本書可作為電氣工程、計(jì)算機(jī)工程或計(jì)算機(jī)科學(xué)專業(yè)數(shù)字邏輯設(shè)計(jì)課程的入門與進(jìn)階教材。
計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利 內(nèi)容簡(jiǎn)介
本書為讀者提供了不錯(cuò)（HDL）、低級(jí)（電子電路）以及完整的“各種中間級(jí)”（門電路、觸發(fā)器和一些較不錯(cuò)的數(shù)字設(shè)計(jì)構(gòu)件）層次的基礎(chǔ)知識(shí)，介紹了與組合電路、時(shí)序電路等相關(guān)的各方面內(nèi)容（涉及數(shù)制編碼、Verilog模塊、狀態(tài)機(jī)、FPGA、ROM、RAM以及CMOS邏輯系列等），并提供了大量的設(shè)計(jì)實(shí)例以及具有指導(dǎo)意義的習(xí)題。本書可作為電氣工程、計(jì)算機(jī)工程或計(jì)算機(jī)科學(xué)專業(yè)數(shù)字邏輯設(shè)計(jì)課程的入門與進(jìn)階教材。
計(jì)算機(jī)科學(xué)叢書數(shù)字設(shè)計(jì):原理與實(shí)踐(原書第5版)/(美)約翰 F.韋克利 目錄
目 錄
Digital Design: Principles and Practices, Fifth Edition
出版者的話
譯者序
前言
第1章 引言1
1.1 關(guān)于數(shù)字設(shè)計(jì)1
1.2 模擬與數(shù)字2
1.3 模擬信號(hào)5
1.4 數(shù)字邏輯信號(hào)5
1.5 邏輯電路與門電路6
1.6 數(shù)字設(shè)計(jì)的軟件技術(shù)9
1.7 集成電路11
1.8 邏輯族和CMOS13
1.9 CMOS邏輯電路13
1.10 可編程器件17
1.11 專用集成電路19
1.12 印制電路板19
1.13 數(shù)字設(shè)計(jì)層次20
1.14 成本*小化22
1.15 繼續(xù)學(xué)習(xí)23
訓(xùn)練題23
第2章 數(shù)制和編碼24
2.1 按位計(jì)數(shù)制24
2.2 二進(jìn)制、八進(jìn)制和十六進(jìn)制25
2.3 二–十進(jìn)制轉(zhuǎn)換27
2.4 二進(jìn)制數(shù)的加法和減法29
2.5 負(fù)數(shù)的表示31
2.5.1 原碼表示法31
2.5.2 補(bǔ)碼數(shù)制31
2.5.3 二進(jìn)制補(bǔ)碼表示法32
*2.5.4 二進(jìn)制反碼表示法33
*2.5.5 余碼表示法33
2.6 二進(jìn)制補(bǔ)碼的加法和減法33
2.6.1 加法規(guī)則33
2.6.2 圖示法34
2.6.3 溢出35
2.6.4 減法規(guī)則35
2.6.5 二進(jìn)制補(bǔ)碼與無符號(hào)二進(jìn)制數(shù)36
*2.7 二進(jìn)制反碼的加法和減法37
*2.8 二進(jìn)制乘法38
*2.9 二進(jìn)制除法39
*2.10 十進(jìn)制數(shù)的二進(jìn)制編碼40
2.11 格雷碼42
*2.12 字符編碼43
2.13 動(dòng)作、條件和狀態(tài)的編碼45
*2.14 n維體與距離46
*2.15 檢錯(cuò)碼和糾錯(cuò)碼47
2.15.1 檢錯(cuò)碼48
2.15.2 糾錯(cuò)碼與多重檢錯(cuò)碼49
2.15.3 漢明碼51
2.15.4 循環(huán)冗余校驗(yàn)碼53
2.15.5 二維碼53
2.15.6 校驗(yàn)和碼55
2.15.7 n中取m碼55
2.16 用于串行數(shù)據(jù)傳輸與存儲(chǔ)的編碼55
2.16.1 并行/串行數(shù)據(jù)55
*2.16.2 串行線路編碼56
參考資料58
訓(xùn)練題59
練習(xí)題61
第3章 開關(guān)代數(shù)和組合邏輯64
3.1 開關(guān)代數(shù)65
3.1.1 公理66
3.1.2 單變量定理67
3.1.3 二變量定理和三變量定理68
3.1.4 n變量定理69
3.1.5 對(duì)偶性71
3.1.6 邏輯函數(shù)的標(biāo)準(zhǔn)表示法72
3.2 組合電路分析74
3.3 組合電路的綜合79
3.3.1 電路描述與設(shè)計(jì)80
3.3.2 電路處理82
3.3.3 組合電路*小化85
*3.3.4 卡諾圖86
*3.4 時(shí)序冒險(xiǎn)88
3.4.1 靜態(tài)冒險(xiǎn)88
3.4.2 利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險(xiǎn)89
3.4.3 動(dòng)態(tài)冒險(xiǎn)91
3.4.4 設(shè)計(jì)無冒險(xiǎn)電路91
參考資料92
訓(xùn)練題93
練習(xí)題 94
第4章 數(shù)字設(shè)計(jì)實(shí)踐97
4.1 文檔標(biāo)準(zhǔn)97
4.1.1 方框圖98
4.1.2 門的符號(hào)100
4.1.3 信號(hào)名和有效電平101
4.1.4 引腳的有效電平102
4.1.5 常量邏輯信號(hào)103
*4.1.6 “圈到圈”邏輯設(shè)計(jì)104
4.1.7 HDL模型中的信號(hào)命名106
4.1.8 繪制布局圖108
4.1.9 總線110
4.1.10 附帶的圖示信息111
4.2 電路時(shí)序112
4.2.1 時(shí)序圖112
4.2.2 傳輸延遲114
4.2.3 時(shí)序說明115
*4.2.4 采樣時(shí)序說明116
4.2.5 時(shí)序分析工具119
4.3 基于HDL的數(shù)字設(shè)計(jì)120
4.3.1 HDL的歷史120
4.3.2 為什么用HDL121
4.3.3 HDL的EDA工具組121
4.3.4 基于HDL的設(shè)計(jì)流程123
參考資料126
訓(xùn)練題126
練習(xí)題128
第5章 Verilog硬件描述語言129
5.1 Verilog模型和模塊130
5.2 邏輯系統(tǒng)、網(wǎng)格、變量和常量134
5.3 向量和操作符137
5.4 數(shù)組140
5.5 邏輯操作符和表達(dá)式142
5.6 編譯器命令143
5.7 結(jié)構(gòu)化模型144
5.8 數(shù)據(jù)流模型148
5.9 行為化模型（過程代碼）149
5.9.1 always語句與程序塊149
5.9.2 過程語句151
5.9.3 推理出的鎖存器151
5.9.4 賦值語句151
5.9.5 begin-end程序塊153
5.9.6 if和if-else語句154
5.9.7 case語句155
5.9.8 循環(huán)語句158
5.10 函數(shù)和任務(wù)160
5.11 時(shí)間維度163
5.12 模擬164
5.13 測(cè)試平臺(tái)165
5.14 時(shí)序邏輯設(shè)計(jì)的Verilog特性169
5.15 綜合169
參考資料170
訓(xùn)練題171
練習(xí)題171
第6章 基本組合邏輯元件173
6.1 只讀存儲(chǔ)器175
6.1.1 ROM和真值表175
6.1.2 用ROM實(shí)現(xiàn)任意組合邏輯函數(shù)176
6.1.3 FPGA查詢表178
*6.2 組合型PLD179
6.2.1 可編程邏輯陣列179
6.2.2 可編程陣列邏輯器件181
6.3 譯碼和選擇183
*6.3.1 一種更加數(shù)學(xué)化的譯碼器定義184
6.3.2 二進(jìn)制譯碼器185
6.3.3 更大型的譯碼器188
6.3.4 用Verilog實(shí)現(xiàn)的譯碼器190
6.3.5 定制的譯碼器200
6.3.6 七段譯碼器204
6.3.7 二進(jìn)制編碼器205
6.4 多路復(fù)用器206
6.4.1 門級(jí)多路復(fù)用器電路208
6.4.2 擴(kuò)展多路復(fù)用器212
6.4.3 多路復(fù)用器、多路分配器和總線212
6.4.4 用Verilog實(shí)現(xiàn)多路復(fù)用器214
參考資料217
訓(xùn)練題218
練習(xí)題219
第7章 更多的組合構(gòu)件224
7.1 三態(tài)器件224
7.1.1 三態(tài)緩沖器224
*7.1.2 標(biāo)準(zhǔn)MSI三態(tài)緩沖器226
7.1.3 用Verilog實(shí)現(xiàn)三態(tài)輸出229
7.1.4 用FPGA實(shí)現(xiàn)三態(tài)輸出230
7.2 優(yōu)先編碼器232
7.2.1 級(jí)聯(lián)優(yōu)先編碼器233
7.2.2 用Verilog實(shí)現(xiàn)優(yōu)先編碼器234
7.3 異或門和奇偶校驗(yàn)功能238
7.3.1 異或門和異或非門238
7.3.2 奇偶校驗(yàn)電路240
7.3.3 奇偶校驗(yàn)的應(yīng)用240
7.3.4 用Verilog實(shí)現(xiàn)異或門和奇偶校驗(yàn)電路243
7.4 比較器247
7.4.1 比較器結(jié)構(gòu)247
7.4.2 迭代電路248
7.4.3 迭代比較器電路249
7.4.4 數(shù)值比較器250
7.4.5 用HDL實(shí)現(xiàn)比較器253
7.4.6 用Verilog實(shí)現(xiàn)比較器254
Digital Design: Principles and Practices, Fifth Edition
出版者的話
譯者序
前言
第1章 引言1
1.1 關(guān)于數(shù)字設(shè)計(jì)1
1.2 模擬與數(shù)字2
1.3 模擬信號(hào)5
1.4 數(shù)字邏輯信號(hào)5
1.5 邏輯電路與門電路6
1.6 數(shù)字設(shè)計(jì)的軟件技術(shù)9
1.7 集成電路11
1.8 邏輯族和CMOS13
1.9 CMOS邏輯電路13
1.10 可編程器件17
1.11 專用集成電路19
1.12 印制電路板19
1.13 數(shù)字設(shè)計(jì)層次20
1.14 成本*小化22
1.15 繼續(xù)學(xué)習(xí)23
訓(xùn)練題23
第2章 數(shù)制和編碼24
2.1 按位計(jì)數(shù)制24
2.2 二進(jìn)制、八進(jìn)制和十六進(jìn)制25
2.3 二–十進(jìn)制轉(zhuǎn)換27
2.4 二進(jìn)制數(shù)的加法和減法29
2.5 負(fù)數(shù)的表示31
2.5.1 原碼表示法31
2.5.2 補(bǔ)碼數(shù)制31
2.5.3 二進(jìn)制補(bǔ)碼表示法32
*2.5.4 二進(jìn)制反碼表示法33
*2.5.5 余碼表示法33
2.6 二進(jìn)制補(bǔ)碼的加法和減法33
2.6.1 加法規(guī)則33
2.6.2 圖示法34
2.6.3 溢出35
2.6.4 減法規(guī)則35
2.6.5 二進(jìn)制補(bǔ)碼與無符號(hào)二進(jìn)制數(shù)36
*2.7 二進(jìn)制反碼的加法和減法37
*2.8 二進(jìn)制乘法38
*2.9 二進(jìn)制除法39
*2.10 十進(jìn)制數(shù)的二進(jìn)制編碼40
2.11 格雷碼42
*2.12 字符編碼43
2.13 動(dòng)作、條件和狀態(tài)的編碼45
*2.14 n維體與距離46
*2.15 檢錯(cuò)碼和糾錯(cuò)碼47
2.15.1 檢錯(cuò)碼48
2.15.2 糾錯(cuò)碼與多重檢錯(cuò)碼49
2.15.3 漢明碼51
2.15.4 循環(huán)冗余校驗(yàn)碼53
2.15.5 二維碼53
2.15.6 校驗(yàn)和碼55
2.15.7 n中取m碼55
2.16 用于串行數(shù)據(jù)傳輸與存儲(chǔ)的編碼55
2.16.1 并行/串行數(shù)據(jù)55
*2.16.2 串行線路編碼56
參考資料58
訓(xùn)練題59
練習(xí)題61
第3章 開關(guān)代數(shù)和組合邏輯64
3.1 開關(guān)代數(shù)65
3.1.1 公理66
3.1.2 單變量定理67
3.1.3 二變量定理和三變量定理68
3.1.4 n變量定理69
3.1.5 對(duì)偶性71
3.1.6 邏輯函數(shù)的標(biāo)準(zhǔn)表示法72
3.2 組合電路分析74
3.3 組合電路的綜合79
3.3.1 電路描述與設(shè)計(jì)80
3.3.2 電路處理82
3.3.3 組合電路*小化85
*3.3.4 卡諾圖86
*3.4 時(shí)序冒險(xiǎn)88
3.4.1 靜態(tài)冒險(xiǎn)88
3.4.2 利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險(xiǎn)89
3.4.3 動(dòng)態(tài)冒險(xiǎn)91
3.4.4 設(shè)計(jì)無冒險(xiǎn)電路91
參考資料92
訓(xùn)練題93
練習(xí)題 94
第4章 數(shù)字設(shè)計(jì)實(shí)踐97
4.1 文檔標(biāo)準(zhǔn)97
4.1.1 方框圖98
4.1.2 門的符號(hào)100
4.1.3 信號(hào)名和有效電平101
4.1.4 引腳的有效電平102
4.1.5 常量邏輯信號(hào)103
*4.1.6 “圈到圈”邏輯設(shè)計(jì)104
4.1.7 HDL模型中的信號(hào)命名106
4.1.8 繪制布局圖108
4.1.9 總線110
4.1.10 附帶的圖示信息111
4.2 電路時(shí)序112
4.2.1 時(shí)序圖112
4.2.2 傳輸延遲114
4.2.3 時(shí)序說明115
*4.2.4 采樣時(shí)序說明116
4.2.5 時(shí)序分析工具119
4.3 基于HDL的數(shù)字設(shè)計(jì)120
4.3.1 HDL的歷史120
4.3.2 為什么用HDL121
4.3.3 HDL的EDA工具組121
4.3.4 基于HDL的設(shè)計(jì)流程123
參考資料126
訓(xùn)練題126
練習(xí)題128
第5章 Verilog硬件描述語言129
5.1 Verilog模型和模塊130
5.2 邏輯系統(tǒng)、網(wǎng)格、變量和常量134
5.3 向量和操作符137
5.4 數(shù)組140
5.5 邏輯操作符和表達(dá)式142
5.6 編譯器命令143
5.7 結(jié)構(gòu)化模型144
5.8 數(shù)據(jù)流模型148
5.9 行為化模型（過程代碼）149
5.9.1 always語句與程序塊149
5.9.2 過程語句151
5.9.3 推理出的鎖存器151
5.9.4 賦值語句151
5.9.5 begin-end程序塊153
5.9.6 if和if-else語句154
5.9.7 case語句155
5.9.8 循環(huán)語句158
5.10 函數(shù)和任務(wù)160
5.11 時(shí)間維度163
5.12 模擬164
5.13 測(cè)試平臺(tái)165
5.14 時(shí)序邏輯設(shè)計(jì)的Verilog特性169
5.15 綜合169
參考資料170
訓(xùn)練題171
練習(xí)題171
第6章 基本組合邏輯元件173
6.1 只讀存儲(chǔ)器175
6.1.1 ROM和真值表175
6.1.2 用ROM實(shí)現(xiàn)任意組合邏輯函數(shù)176
6.1.3 FPGA查詢表178
*6.2 組合型PLD179
6.2.1 可編程邏輯陣列179
6.2.2 可編程陣列邏輯器件181
6.3 譯碼和選擇183
*6.3.1 一種更加數(shù)學(xué)化的譯碼器定義184
6.3.2 二進(jìn)制譯碼器185
6.3.3 更大型的譯碼器188
6.3.4 用Verilog實(shí)現(xiàn)的譯碼器190
6.3.5 定制的譯碼器200
6.3.6 七段譯碼器204
6.3.7 二進(jìn)制編碼器205
6.4 多路復(fù)用器206
6.4.1 門級(jí)多路復(fù)用器電路208
6.4.2 擴(kuò)展多路復(fù)用器212
6.4.3 多路復(fù)用器、多路分配器和總線212
6.4.4 用Verilog實(shí)現(xiàn)多路復(fù)用器214
參考資料217
訓(xùn)練題218
練習(xí)題219
第7章 更多的組合構(gòu)件224
7.1 三態(tài)器件224
7.1.1 三態(tài)緩沖器224
*7.1.2 標(biāo)準(zhǔn)MSI三態(tài)緩沖器226
7.1.3 用Verilog實(shí)現(xiàn)三態(tài)輸出229
7.1.4 用FPGA實(shí)現(xiàn)三態(tài)輸出230
7.2 優(yōu)先編碼器232
7.2.1 級(jí)聯(lián)優(yōu)先編碼器233
7.2.2 用Verilog實(shí)現(xiàn)優(yōu)先編碼器234
7.3 異或門和奇偶校驗(yàn)功能238
7.3.1 異或門和異或非門238
7.3.2 奇偶校驗(yàn)電路240
7.3.3 奇偶校驗(yàn)的應(yīng)用240
7.3.4 用Verilog實(shí)現(xiàn)異或門和奇偶校驗(yàn)電路243
7.4 比較器247
7.4.1 比較器結(jié)構(gòu)247
7.4.2 迭代電路248
7.4.3 迭代比較器電路249
7.4.4 數(shù)值比較器250
7.4.5 用HDL實(shí)現(xiàn)比較器253
7.4.6 用Verilog實(shí)現(xiàn)比較器254
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