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(教材)Xilinx FPGA原理及應用實例:基于Zynq SoC和Vitis HLS

(教材)Xilinx FPGA原理及應用實例:基于Zynq SoC和Vitis HLS

作者：馮志宇 等
出版社：重慶大學出版社出版時間：暫無
開本： 16開 頁數(shù)： 216
本類榜單：教材銷量榜
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(教材)Xilinx FPGA原理及應用實例:基于Zynq SoC和Vitis HLS 版權(quán)信息

(教材)Xilinx FPGA原理及應用實例:基于Zynq SoC和Vitis HLS 內(nèi)容簡介

本書以目前流行的Xilinx ZYNQ-7000系列FPGA為平臺，以Verilog HDL和C/C++語言為基礎(chǔ)，結(jié)合作者多年的教學經(jīng)驗，系統(tǒng)介紹了FPGA基礎(chǔ)知識及ZYNQ架構(gòu)、Verilog HDL語法規(guī)則、組合/時序邏輯電路一般設(shè)計方法、數(shù)字邏輯電路HDL設(shè)計、SoC嵌入式開發(fā)及Vitis HLS使用方法等內(nèi)容。 全書以PYNQ-Z2為開發(fā)平臺，以Vivado、Vitis和Vitis HLS為開發(fā)工具，由淺入深、循序漸進，通過多個設(shè)計實例，讓讀者逐步掌握純FPGA設(shè)計、SoC嵌入式開發(fā)以及HLS IP生成與優(yōu)化等主流設(shè)計方法？勺鳛楦叩仍盒Ｍㄐ殴こ獭⒆詣踊刂乒こ、電子工程及其他相近專業(yè)本、？粕慕滩模部勺鳛镕PGA愛好者的參考用書。

(教材)Xilinx FPGA原理及應用實例:基于Zynq SoC和Vitis HLS 目錄

1 FPGA硬件平臺概述 1.1 FPGA介紹 1.1.1 FPGA基本結(jié)構(gòu) 1.1.2 現(xiàn)代FPGA基本邏輯單元 1.2 Zynq介紹 1.2.1 Zynq架構(gòu)簡介 1.2.2 Zynq PS簡介 1.3 PYNQ-Z2簡介 2 Verilog HDL語法基礎(chǔ) 2.1 Verilog HDL概述 2.1.1 Verilog HDL與C語言的區(qū)別 2.1.2 Verilog HDL與VHDL的區(qū)別 2.1.3 Verilog HDL與VHDL的共同特點 2.2 Verilog HDL的關(guān)鍵字和標識符 2.2.1 關(guān)鍵字 2.2.2 標識符 2.3 Verilog HDL基本結(jié)構(gòu) 2.3.1 Verilog HDL模塊結(jié)構(gòu)示例 2.3.2 Verilog HDL的基本結(jié)構(gòu) 2.4 Verilog HDL的數(shù)據(jù)類型和常量 2.4.1 邏輯值和常量 2.4.2 Verilog HDL的數(shù)據(jù)類型 2.5 Verilog HDL的運算符 2.5.1 算術(shù)運算符和邏輯運算符 2.5.2 關(guān)系運算符和等式運算符 2.5.3 位運算符和縮減運算符 2.5.4 移位運算符和拼接運算符 2.5.5 條件運算符 2.5.6 運算符的優(yōu)先級 2.6 Verilog HDL的基本語句 2.6.1 賦值語句 2.6.2 always和initial 2.6.3 塊語句 2.6.4 條件語句 2.6.5 循環(huán)語句 2.6.6 task和function 2.6.7 預編譯指令 2.7 Verilog HDL的抽象級別 2.7.1 結(jié)構(gòu)化描述方式 2.7.2 數(shù)據(jù)流描述方式 2.7.3 行為級描述方式 2.7.4 混合描述方式 3 數(shù)字邏輯電路HDL描述方法 3.1 組合邏輯電路HDL描述方法 3.1.1 采用assign描述組合邏輯電路 3.1.2 采用always塊描述組合邏輯電路 3.1.3 FPGA模塊化設(shè)計 3.2 時序邏輯電路HDL描述方法 3.2.1 時序邏輯電路基礎(chǔ) 3.2.2 時序邏輯電路的一般描述方法
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