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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解(第4
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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解(第4 版權(quán)信息
- ISBN：9787121489082
- 條形碼：9787121489082 ; 978-7-121-48908-2
- 裝幀：平塑
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解(第4 內(nèi)容簡介
本書以Altera公司全新推出的Quartus Prime 18.1為設(shè)計平臺，結(jié)合大量的實例來介紹基于Verilog HDL的FPGA/CPLD數(shù)字系統(tǒng)的設(shè)計方法。本書由淺入深地介紹了采用Quartus Prime 18.1進(jìn)行數(shù)字系統(tǒng)開發(fā)的設(shè)計流程、設(shè)計思想和設(shè)計技巧。書中實例豐富，既有簡單的數(shù)字邏輯電路實例、數(shù)字系統(tǒng)設(shè)計實例，也有復(fù)雜的數(shù)字控制系統(tǒng)設(shè)計實例。
基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解(第4 目錄
第1章 Altera Quartus Prime開發(fā)流程
1.1 Quartus Prime軟件綜述
1.2 設(shè)計輸入
1.3 約束輸入
1.4 綜合
1.5 布局布線
1.6 仿真
1.7 編程與配置
第2章 Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上設(shè)計）
2.4 混合編輯（自頂向下設(shè)計）
第3章 第三方EDA工具的使用
3.1 第三方EDA工具簡介
3.2 ModelSim仿真工具的使用
3.2.1 仿真簡介
3.2.2 ModelSim簡介
3.2.3 使用ModelSim進(jìn)行功能仿真
3.2.4 使用ModelSim進(jìn)行時序仿真
3.2.5 在Quartus Prime中調(diào)用ModelSim進(jìn)行仿真
3.2.6 ModelSim仿真工具的高級應(yīng)用
3.3 Synplify Premier綜合工具的使用
3.3.1 Synplify/Synplify Pro/Synplify Premier簡介
3.3.2 Synplify Premier綜合流程
3.3.3 Synplify Premier的其他綜合技巧
第4章 Verilog HDL概述及基本要素
4.1 Verilog HDL簡介
4.2 Verilog HDL設(shè)計流程
4.3 程序模塊的說明
4.4 Verilog HDL 的層次化設(shè)計
4.5 延時
4.6 Verilog HDL的描述形式
4.6.1 結(jié)構(gòu)描述形式
4.6.2 行為描述形式
4.6.3 混合設(shè)計模式
4.7 Verilog HDL基本要素
4.7.1 標(biāo)志符
4.7.2 注釋
4.7.3 格式
4.7.4 系統(tǒng)任務(wù)和函數(shù)
4.7.5 編譯指令
4.7.6 邏輯數(shù)值
4.7.7 常量
4.7.8 數(shù)據(jù)類型
4.7.9 運(yùn)算符和表達(dá)式
第5章 行為描述語句
5.1 觸發(fā)事件控制
5.2 條件語句
5.3 循環(huán)語句
5.4 邏輯驗證與測試模板程序的編寫
5.5 有限狀態(tài)機(jī)（FSM）
第6章 門電路設(shè)計范例
6.1 與非門電路
6.2 或非門電路
6.3 異或門電路
6.4 三態(tài)門電路
6.5 單向總線緩沖器
6.6 雙向總線緩沖器
6.7 使用always過程語句描述的簡單算術(shù)邏輯單元
第7章 組合邏輯電路設(shè)計范例
7.1 編碼器
7.1.1 8線-3線編碼器
7.1.2 8線-3線優(yōu)先編碼器
7.2 譯碼器
7.2.1 3線-8線譯碼器
7.2.2 BCD-七段顯示譯碼器
7.3 數(shù)據(jù)選擇器
7.3.1 4選1數(shù)據(jù)選擇器
7.3.2 8選1數(shù)據(jù)選擇器
7.3.3 2選1數(shù)據(jù)選擇器
7.4 數(shù)據(jù)分配器
7.5 數(shù)值比較器
7.6 加法器
7.6.1 半加器
7.6.2 全加器
7.6.3 4位全加器
7.6.4 16位加法器
7.7 減法器
7.7.1 半減器
7.7.2 全減器
7.7.3 4位全減器
7.8 七人投票表決器
7.9 乘法器
第8章 觸發(fā)器設(shè)計范例
8.1 R-S觸發(fā)器
8.2 J-K觸發(fā)器
8.3 D觸發(fā)器
8.4 T觸發(fā)器
第9章 時序邏輯電路設(shè)計范例
9.1 同步計數(shù)器
9.1.1 同步4位二進(jìn)制計數(shù)器
9.1.2 同步二十四進(jìn)制計數(shù)器
9.1.3 模為60的BCD碼加法計數(shù)器
9.2 異步計數(shù)器
9.3 減法計數(shù)器
9.4 可逆計數(shù)器
9.5 可變模計數(shù)器
9.5.1 無置數(shù)端可變模計數(shù)器
9.5.2 有置數(shù)端可變模計數(shù)器
9.6 寄存器
9.7 鎖存器
9.8 移位寄存器
9.8.1 雙向移位寄存器
9.8.2 串入/串出移位寄存器
9.8.3 串入/并出移位寄存器
9.8.4 并入/串出移位寄存器
9.9 順序脈沖發(fā)生器
9.10 序列信號發(fā)生器
9.11 分頻器
9.11.1 偶數(shù)分頻器
9.11.2 奇數(shù)分頻器
9.11.3 半整數(shù)分頻器
第10章 存儲器設(shè)計范例
10.1 只讀存儲器（ROM）
10.2 隨機(jī)存儲器（RAM）
10.3 堆棧
10.4 FIFO
第11章 數(shù)字系統(tǒng)設(shè)計范例
11.1 跑馬燈
11.2 8位數(shù)碼掃描顯示電路
11.3 4×4鍵盤掃描電路
11.4 數(shù)字頻率計
11.5 乒乓球游戲機(jī)
11.6 交通控制器
11.7 數(shù)字鐘
11.8 自動售貨機(jī)
11.9 出租車計費(fèi)器
第12章 可參數(shù)化宏模塊及IP核的使用
12.1 ROM、RAM、FIFO的使用
12.2 乘法器和鎖相環(huán)的使用
12.3 正弦信號發(fā)生器
12.4 NCO IP核的使用
第13章 基于FPGA的射頻熱療系統(tǒng)
13.1 腫瘤熱療的生物學(xué)與物理學(xué)技術(shù)概論
13.2 溫度場特性的仿真
13.3 射頻熱療系統(tǒng)設(shè)計
13.4 系統(tǒng)硬件電路設(shè)計
13.4.1 硬件整體結(jié)構(gòu)
13.4.2 高精度數(shù)字溫度傳感器DS18B20
13.4.3 Cyclone IV系列FPGA器件的特點
13.4.4 Cyclone IV GX器件的配置電路設(shè)計
13.4.5 電源電路設(shè)計
13.4.6 驅(qū)動電路設(shè)計
13.5 軟件實現(xiàn)
13.5.1 系統(tǒng)軟件設(shè)計電路圖
13.5.2 溫度測量模塊
13.5.3 設(shè)定溫度設(shè)置模塊
13.5.4 控制算法的選擇及設(shè)計
13.5.5 信號調(diào)制
13.5.6 溫度顯示模塊
13.5.7 分頻模塊
13.6 溫度場測量與控制的實驗
13.6.1 實驗材料及方法
13.6.2 實驗結(jié)果
13.6.3 實驗結(jié)果分析
13.7 結(jié)論
第14章 基于FPGA的直流電機(jī)伺服系統(tǒng)
14.1 電機(jī)控制發(fā)展情況
14.2 系統(tǒng)控制原理
14.3 算法設(shè)計
14.4 系統(tǒng)硬件設(shè)計原理
14.5 系統(tǒng)軟件設(shè)計原理
14.5.1 系統(tǒng)軟件設(shè)計電路圖
14.5.2 AD1674控制模塊
14.5.3 ADC0809控制模塊
14.5.4 反饋控制模塊
14.5.5 前饋控制模塊
14.5.6 前饋量和反饋量求和模塊
14.5.7 過電流控制模塊
14.5.8 PWM波生成模塊
14.5.9 分頻模塊
14.6 系統(tǒng)調(diào)試及結(jié)果分析
14.6.1 硬件調(diào)試
14.6.2 可靠性、維修性、安全性分析
14.6.3 軟件調(diào)試
1.1 Quartus Prime軟件綜述
1.2 設(shè)計輸入
1.3 約束輸入
1.4 綜合
1.5 布局布線
1.6 仿真
1.7 編程與配置
第2章 Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上設(shè)計）
2.4 混合編輯（自頂向下設(shè)計）
第3章 第三方EDA工具的使用
3.1 第三方EDA工具簡介
3.2 ModelSim仿真工具的使用
3.2.1 仿真簡介
3.2.2 ModelSim簡介
3.2.3 使用ModelSim進(jìn)行功能仿真
3.2.4 使用ModelSim進(jìn)行時序仿真
3.2.5 在Quartus Prime中調(diào)用ModelSim進(jìn)行仿真
3.2.6 ModelSim仿真工具的高級應(yīng)用
3.3 Synplify Premier綜合工具的使用
3.3.1 Synplify/Synplify Pro/Synplify Premier簡介
3.3.2 Synplify Premier綜合流程
3.3.3 Synplify Premier的其他綜合技巧
第4章 Verilog HDL概述及基本要素
4.1 Verilog HDL簡介
4.2 Verilog HDL設(shè)計流程
4.3 程序模塊的說明
4.4 Verilog HDL 的層次化設(shè)計
4.5 延時
4.6 Verilog HDL的描述形式
4.6.1 結(jié)構(gòu)描述形式
4.6.2 行為描述形式
4.6.3 混合設(shè)計模式
4.7 Verilog HDL基本要素
4.7.1 標(biāo)志符
4.7.2 注釋
4.7.3 格式
4.7.4 系統(tǒng)任務(wù)和函數(shù)
4.7.5 編譯指令
4.7.6 邏輯數(shù)值
4.7.7 常量
4.7.8 數(shù)據(jù)類型
4.7.9 運(yùn)算符和表達(dá)式
第5章 行為描述語句
5.1 觸發(fā)事件控制
5.2 條件語句
5.3 循環(huán)語句
5.4 邏輯驗證與測試模板程序的編寫
5.5 有限狀態(tài)機(jī)（FSM）
第6章 門電路設(shè)計范例
6.1 與非門電路
6.2 或非門電路
6.3 異或門電路
6.4 三態(tài)門電路
6.5 單向總線緩沖器
6.6 雙向總線緩沖器
6.7 使用always過程語句描述的簡單算術(shù)邏輯單元
第7章 組合邏輯電路設(shè)計范例
7.1 編碼器
7.1.1 8線-3線編碼器
7.1.2 8線-3線優(yōu)先編碼器
7.2 譯碼器
7.2.1 3線-8線譯碼器
7.2.2 BCD-七段顯示譯碼器
7.3 數(shù)據(jù)選擇器
7.3.1 4選1數(shù)據(jù)選擇器
7.3.2 8選1數(shù)據(jù)選擇器
7.3.3 2選1數(shù)據(jù)選擇器
7.4 數(shù)據(jù)分配器
7.5 數(shù)值比較器
7.6 加法器
7.6.1 半加器
7.6.2 全加器
7.6.3 4位全加器
7.6.4 16位加法器
7.7 減法器
7.7.1 半減器
7.7.2 全減器
7.7.3 4位全減器
7.8 七人投票表決器
7.9 乘法器
第8章 觸發(fā)器設(shè)計范例
8.1 R-S觸發(fā)器
8.2 J-K觸發(fā)器
8.3 D觸發(fā)器
8.4 T觸發(fā)器
第9章 時序邏輯電路設(shè)計范例
9.1 同步計數(shù)器
9.1.1 同步4位二進(jìn)制計數(shù)器
9.1.2 同步二十四進(jìn)制計數(shù)器
9.1.3 模為60的BCD碼加法計數(shù)器
9.2 異步計數(shù)器
9.3 減法計數(shù)器
9.4 可逆計數(shù)器
9.5 可變模計數(shù)器
9.5.1 無置數(shù)端可變模計數(shù)器
9.5.2 有置數(shù)端可變模計數(shù)器
9.6 寄存器
9.7 鎖存器
9.8 移位寄存器
9.8.1 雙向移位寄存器
9.8.2 串入/串出移位寄存器
9.8.3 串入/并出移位寄存器
9.8.4 并入/串出移位寄存器
9.9 順序脈沖發(fā)生器
9.10 序列信號發(fā)生器
9.11 分頻器
9.11.1 偶數(shù)分頻器
9.11.2 奇數(shù)分頻器
9.11.3 半整數(shù)分頻器
第10章 存儲器設(shè)計范例
10.1 只讀存儲器（ROM）
10.2 隨機(jī)存儲器（RAM）
10.3 堆棧
10.4 FIFO
第11章 數(shù)字系統(tǒng)設(shè)計范例
11.1 跑馬燈
11.2 8位數(shù)碼掃描顯示電路
11.3 4×4鍵盤掃描電路
11.4 數(shù)字頻率計
11.5 乒乓球游戲機(jī)
11.6 交通控制器
11.7 數(shù)字鐘
11.8 自動售貨機(jī)
11.9 出租車計費(fèi)器
第12章 可參數(shù)化宏模塊及IP核的使用
12.1 ROM、RAM、FIFO的使用
12.2 乘法器和鎖相環(huán)的使用
12.3 正弦信號發(fā)生器
12.4 NCO IP核的使用
第13章 基于FPGA的射頻熱療系統(tǒng)
13.1 腫瘤熱療的生物學(xué)與物理學(xué)技術(shù)概論
13.2 溫度場特性的仿真
13.3 射頻熱療系統(tǒng)設(shè)計
13.4 系統(tǒng)硬件電路設(shè)計
13.4.1 硬件整體結(jié)構(gòu)
13.4.2 高精度數(shù)字溫度傳感器DS18B20
13.4.3 Cyclone IV系列FPGA器件的特點
13.4.4 Cyclone IV GX器件的配置電路設(shè)計
13.4.5 電源電路設(shè)計
13.4.6 驅(qū)動電路設(shè)計
13.5 軟件實現(xiàn)
13.5.1 系統(tǒng)軟件設(shè)計電路圖
13.5.2 溫度測量模塊
13.5.3 設(shè)定溫度設(shè)置模塊
13.5.4 控制算法的選擇及設(shè)計
13.5.5 信號調(diào)制
13.5.6 溫度顯示模塊
13.5.7 分頻模塊
13.6 溫度場測量與控制的實驗
13.6.1 實驗材料及方法
13.6.2 實驗結(jié)果
13.6.3 實驗結(jié)果分析
13.7 結(jié)論
第14章 基于FPGA的直流電機(jī)伺服系統(tǒng)
14.1 電機(jī)控制發(fā)展情況
14.2 系統(tǒng)控制原理
14.3 算法設(shè)計
14.4 系統(tǒng)硬件設(shè)計原理
14.5 系統(tǒng)軟件設(shè)計原理
14.5.1 系統(tǒng)軟件設(shè)計電路圖
14.5.2 AD1674控制模塊
14.5.3 ADC0809控制模塊
14.5.4 反饋控制模塊
14.5.5 前饋控制模塊
14.5.6 前饋量和反饋量求和模塊
14.5.7 過電流控制模塊
14.5.8 PWM波生成模塊
14.5.9 分頻模塊
14.6 系統(tǒng)調(diào)試及結(jié)果分析
14.6.1 硬件調(diào)試
14.6.2 可靠性、維修性、安全性分析
14.6.3 軟件調(diào)試
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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解(第4 作者簡介
徐宏偉，內(nèi)蒙古河套灌區(qū)水利發(fā)展中心正高級（二級）工程師，負(fù)責(zé)灌區(qū)信息化建設(shè)工作，同時開展與信息化技術(shù)相關(guān)的科研項目。曾先后獲得“全國先進(jìn)工作者”“自治區(qū)突出貢獻(xiàn)專家” “自治區(qū)‘草原英才’”“自治區(qū)‘北疆工匠’”等40多項市級及以上榮譽(yù)獎勵（其中省、市級科技進(jìn)步獎11項），取得專利、軟件著作權(quán)等知識產(chǎn)權(quán)保護(hù)23項，主（參）編著作3部，發(fā)表論文18篇，編制和發(fā)布地方標(biāo)準(zhǔn)14項。所帶領(lǐng)的技術(shù)團(tuán)隊先后獲得“全國示范性勞模與工匠人才創(chuàng)新工作室”“全國青年文明號”等集體榮譽(yù)獎勵20多項。
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