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數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版)

數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版)

作者：M.
出版社：電子工業(yè)出版社出版時(shí)間：2022-07-01
開(kāi)本： 16開(kāi) 頁(yè)數(shù)： 524
中 圖 價(jià):¥84.5(7.1折) 定價(jià)  ¥119.0 登錄后可看到會(huì)員價(jià)
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數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版) 版權(quán)信息

  • ISBN：9787121439070
  • 條形碼：9787121439070 ; 978-7-121-43907-0
  • 裝幀：一般膠版紙
  • 冊(cè)數(shù)：暫無(wú)
  • 重量：暫無(wú)
  • 所屬分類：>

數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版) 本書(shū)特色

#例題豐富，推演詳盡。 #綜合了基本CMOS集成工藝和邏輯門(mén)。 #使用Verilog HDL、VHDL和SystemVerilog進(jìn)行數(shù)字設(shè)計(jì)。

數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版) 內(nèi)容簡(jiǎn)介

本書(shū)是一本系統(tǒng)介紹數(shù)字電路設(shè)計(jì)的優(yōu)秀教材，旨在教會(huì)讀者關(guān)于數(shù)字設(shè)計(jì)的基本概念和基本方法。全書(shū)共分10章，內(nèi)容涉及數(shù)字邏輯的基本理論，組合邏輯電路、時(shí)序邏輯電路、寄存器和計(jì)數(shù)器、存儲(chǔ)器與可編程邏輯器件，寄存器傳輸級(jí)設(shè)計(jì)、半導(dǎo)體和CMOS集成電路、標(biāo)準(zhǔn)IC和FPGA實(shí)驗(yàn)、標(biāo)準(zhǔn)圖形符號(hào)、Verilog HDL、VHDL、SystemVerilog與數(shù)字系統(tǒng)設(shè)計(jì)等。全書(shū)結(jié)構(gòu)嚴(yán)謹(jǐn)，選材新穎，內(nèi)容深入淺出，緊密聯(lián)系實(shí)際，教輔資料齊全。

數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版) 目錄

目 錄
第1章 數(shù)字系統(tǒng)與二進(jìn)制數(shù) 1
1．1 數(shù)字系統(tǒng) 1
1．2 二進(jìn)制數(shù) 3
1．3 數(shù)制的轉(zhuǎn)換 5
1．4 八進(jìn)制數(shù)和十六進(jìn)制數(shù) 7
1．5 補(bǔ)碼 8
1．6 帶符號(hào)二進(jìn)制數(shù) 12
1．7 二進(jìn)制碼 15
1．8 二進(jìn)制存儲(chǔ)與寄存器 22
1．9 二進(jìn)制邏輯 24
習(xí)題 27
參考文獻(xiàn) 29
網(wǎng)絡(luò)搜索主題 29
第2章 布爾代數(shù)和邏輯門(mén) 30
2．1 引言 30
2．2 基本定義 30
2．3 布爾代數(shù)的公理 31
2．4 布爾代數(shù)的基本定理和性質(zhì) 34
2．5 布爾函數(shù) 36
2．6 規(guī)范式與標(biāo)準(zhǔn)式 40
2．7 其他邏輯運(yùn)算 47
2．8 數(shù)字邏輯門(mén) 48
2．9 集成電路 53
習(xí)題 55
參考文獻(xiàn) 59
網(wǎng)絡(luò)搜索主題 59
第3章 門(mén)電路化簡(jiǎn) 60
3．1 引言 60
3．2 圖形法化簡(jiǎn) 60
3．3 四變量卡諾圖 64
3．4 和之積式的化簡(jiǎn) 68
3．5 無(wú)關(guān)條件 70
3．6 與非門(mén)和或非門(mén)實(shí)現(xiàn) 72
3．7 其他二級(jí)門(mén)電路實(shí)現(xiàn) 78
3．8 異或函數(shù) 82
3．9 硬件描述語(yǔ)言(HDL) 86
3．10 HDL中的真值表 99
習(xí)題 101
參考文獻(xiàn) 105
網(wǎng)絡(luò)搜索主題 106
第4章 組合邏輯 107
4．1 引言 107
4．2 組合電路 107
4．3 組合電路分析 108
4．4 設(shè)計(jì)步驟 111
4．5 二進(jìn)制加減器 114
4．6 十進(jìn)制加法器 121
4．7 二進(jìn)制乘法器 123
4．8 數(shù)值比較器 125
4．9 譯碼器 126
4．10 編碼器 130
4．11 數(shù)據(jù)選擇器 132
4．12 組合電路的HDL模型 137
4．13 行為建模 156
4．14 編寫(xiě)一個(gè)簡(jiǎn)單的測(cè)試平臺(tái) 162
4．15 邏輯仿真 167
習(xí)題 172
參考文獻(xiàn) 178
網(wǎng)絡(luò)搜索主題 179
第5章 同步時(shí)序邏輯 180
5．1 引言 180
5．2 時(shí)序電路 180
5．3 存儲(chǔ)元件：鎖存器 182
5．4 存儲(chǔ)元件：觸發(fā)器 185
5．5 鐘控時(shí)序電路分析 191
5．6 時(shí)序電路的可綜合HDL模型 200
5．7 狀態(tài)化簡(jiǎn)與分配 219
5．8 設(shè)計(jì)過(guò)程 222
習(xí)題 228
參考文獻(xiàn) 236
網(wǎng)絡(luò)搜索主題 237
第6章 寄存器和計(jì)數(shù)器 238
6．1 寄存器 238
6．2 移位寄存器 240
6．3 行波計(jì)數(shù)器 247
6．4 同步計(jì)數(shù)器 250
6．5 其他計(jì)數(shù)器 255
6．6 寄存器和計(jì)數(shù)器的HDL描述 259
習(xí)題 268
參考文獻(xiàn) 274
網(wǎng)絡(luò)搜索主題 275
第7章 存儲(chǔ)器和可編程邏輯器件 276
7．1 引言 276
7．2 隨機(jī)存取存儲(chǔ)器 277
7．3 存儲(chǔ)器譯碼 282
7．4 檢糾錯(cuò) 286
7．5 只讀存儲(chǔ)器 288
7．6 可編程邏輯陣列 293
7．7 可編程陣列邏輯 295
7．8 時(shí)序可編程器件 298
習(xí)題 311
參考文獻(xiàn) 313
網(wǎng)絡(luò)搜索主題 314
第8章 寄存器傳輸級(jí)設(shè)計(jì) 315
8．1 引言 315
8．2 寄存器傳輸級(jí)(RTL)定義 315
8．3 RTL描述 317
8．4 算法狀態(tài)機(jī)(ASM) 329
8．5 設(shè)計(jì)舉例(ASMD流程圖) 335
8．6 設(shè)計(jì)舉例的HDL描述 343
8．7 時(shí)序二進(jìn)制乘法器 357
8．8 控制邏輯 361
8．9 二進(jìn)制乘法器的HDL描述 366
8．10 用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì) 377
8．11 無(wú)競(jìng)爭(zhēng)設(shè)計(jì)(軟競(jìng)爭(zhēng)條件) 391
8．12 無(wú)鎖存設(shè)計(jì)(為什么浪費(fèi)硅片面積？) 393
8．13 SystemVerilog語(yǔ)言簡(jiǎn)介 394
習(xí)題 399
參考文獻(xiàn) 409
網(wǎng)絡(luò)搜索主題 410
第9章 用標(biāo)準(zhǔn)IC和FPGA進(jìn)行實(shí)驗(yàn) 411
9．1 實(shí)驗(yàn)介紹 411
9．2 實(shí)驗(yàn)1：二進(jìn)制數(shù)和十進(jìn)制數(shù) 414
9．3 實(shí)驗(yàn)2：數(shù)字邏輯門(mén) 416
9．4 實(shí)驗(yàn)3：布爾函數(shù)化簡(jiǎn) 418
9．5 實(shí)驗(yàn)4：組合電路 419
9．6 實(shí)驗(yàn)5：代碼轉(zhuǎn)換 421
9．7 實(shí)驗(yàn)6：使用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì) 422
9．8 實(shí)驗(yàn)7：加法器和減法器 423
9．9 實(shí)驗(yàn)8：觸發(fā)器 424
9．10 實(shí)驗(yàn)9：時(shí)序電路 426
9．11 實(shí)驗(yàn)10：計(jì)數(shù)器 427
9．12 實(shí)驗(yàn)11：移位寄存器 429
9．13 實(shí)驗(yàn)12：串行加法 431
9．14 實(shí)驗(yàn)13：存儲(chǔ)單元 432
9．15 實(shí)驗(yàn)14：燈式手球 434
9．16 實(shí)驗(yàn)15：時(shí)鐘脈沖發(fā)生器 436
9．17 實(shí)驗(yàn)16：并行加法器和累加器 438
9．18 實(shí)驗(yàn)17：二進(jìn)制乘法器 440
9．19 HDL仿真實(shí)驗(yàn)和使用FPGA的快速原型驗(yàn)證 443
第10章 標(biāo)準(zhǔn)圖形符號(hào) 447
10．1 矩形符號(hào) 447
10．2 限定符號(hào) 449
10．3 相關(guān)符號(hào) 450
10．4 組合部件符號(hào) 451
10．5 觸發(fā)器符號(hào) 453
10．6 寄存器符號(hào) 454
10．7 計(jì)數(shù)器符號(hào) 456
10．8 RAM符號(hào) 457
習(xí)題 458
參考文獻(xiàn) 459
網(wǎng)絡(luò)搜索主題 459
附錄A 半導(dǎo)體和CMOS集成電路 460
部分習(xí)題解答 470
展開(kāi)全部

數(shù)字設(shè)計(jì)——Verilog HDL、VHDL和SystemVerilog實(shí)現(xiàn)(第六版) 作者簡(jiǎn)介

M. Morris Mano，美國(guó)加利福尼亞州立大學(xué)電子和計(jì)算機(jī)工程系的教授，出版過(guò)多部有關(guān)數(shù)字邏輯、計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)的教材；Michael D. Ciletti，美國(guó)科羅拉多大學(xué)教授。尹廷輝，畢業(yè)于解放軍通信工程學(xué)院信息與信號(hào)處理專業(yè)；畢業(yè)后留校任教，先后任助教、講師，2005年任副教授，主要從事電子技術(shù)方面的課程教學(xué)和科研，獲得軍隊(duì)教學(xué)成果一等獎(jiǎng)1項(xiàng)，出版著作（譯著）7部。

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